計算機組成原理課程設計---設計嵌入式cisc模型計算機(編輯修改稿)

　

【文章內容簡介】 R1 15H 11110100 END 八 機器語言功能仿真圖及波形分析 ① 執行 MOV R1,0 MOV R2， 4 ② IN1 R0； DEC R2； TEST R0 8 ③ JS L1 為負執行 IMUL 然后 ADD R0， R1 然后判斷 R2 為負則跳出輸出，否則跳到繼續輸出 九 故障現象和故障分析 頂層電路無法正常運行，結果發現是線的粗細影響頂層電路的連接，導致無法查出錯誤。 十 心得體會 通過將近兩周的學習，每天沒日沒夜的思索，終于通過自己的努力，做出這個課程設計，雖然諸多地方按照書上來做，覺得很機械，從老師那基本沒學到什么東西，自己不斷看書，不斷發掘，突然明白了許多東西，開始做時甚是迷茫加恐怖，但慢慢發現迎難而上，發現沒有解決不了的問題真的學到了很多。 十一軟件清單 1） ALU 單元： LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY ALU IS PORT( A:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 B:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 S1,S0:IN STD_LOGIC。 BCDOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 SF:OUT STD_LOGIC )。 END ALU。 ARCHITECTURE A OF ALU IS SIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR(8 DOWNTO 0)。 BEGIN PROCESS(S1,S0) BEGIN IF(S1=39。039。 AND S0=39。039。)THEN 執行加法運算 AA=39。039。amp。A。 BB=39。039。amp。B。 TEMP=AA+BB。 BCDOUT=TEMP(7 DOWNTO 0)。 ELSIF(S1=39。039。 AND S0=39。139。)THEN 判斷 符號位 9 IF(A(7)=39。039。) THEN SF=39。039。 ELSIF(A(7)=39。139。) THEN SF=39。139。 END IF。 ELSIF(S1=39。139。 AND S0=39。039。)THEN 執行減一運算 TEMP=A1。 BCDOUT=TEMP(7 DOWNTO 0)。 ELSIF(S1=39。139。AND S0=39。139。)THEN TEMP(6 DOWNTO 0)=A(6 DOWNTO 0)*B(6 DOWNTO 0)。 TEMP(7)=A(7) XOR B(7)。 BCDOUT=TEMP(7 DOWNTO 0)。 SF=TEMP(7)。 END IF。 END PROCESS。 END A。 2）狀態字單元： LIBRARY IEEE。 USE 。 ENTITY LS74 IS PORT( LDFR:IN STD_LOGIC。 CY,ZI,SF:IN STD_LOGIC。 FC,FZ,FS:OUT STD_LOGIC )。 END LS74。 ARCHITECTURE A OF LS74 IS BEGIN PROCESS(LDFR) BEGIN IF(LDFR39。EVENT AND LDFR=39。139。)THEN FS=SF。 END IF。 END PROCESS。 END A。 3） 暫存器、通用寄存器、地址寄存器 LS273: LIBRARY IEEE。 USE 。 ENTITY LS273 IS PORT( D:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 CLK:IN STD_LOGIC。 O:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END LS273。 10 ARCHITECTURE A OF LS273 IS BEGIN PROCESS(CLK) BEGIN IF(CLK39。EVENT AND CLK=39。139。) THEN O=D。 END IF。 END PROCESS。 END A。 4） 1： 2 分配器 FEN2： LIBRARY IEEE。 USE 。 ENTITY FEN2 IS PORT( X:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 WR,LED_B:IN STD_LOGIC。 W1,W2:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END FEN2。 ARCHITECTURE A OF FEN2 IS BEGIN PROCESS(LED_B,WR) BEGIN IF(LED_B=39。039。 AND WR=39。039。) THEN W2=X。 ELSE W1=X。 END IF。 END PROCESS。 END A。 5） 3 選 1 數據選擇器 MUX3： LIBRARY IEEE。 USE 。 ENTITY MUX3 IS PORT( ID:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 SW_B,CS:IN STD_LOGIC。 N1,N2:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 EW:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END MUX3。 ARCHITECTURE A OF MUX3 IS 11 BEGIN PROCESS(SW_B,CS) BEGIN IF(SW_B=39。039。) THEN EW=ID。 ELSIF(CS=39。039。)THEN EW=N2。 ELSE EW=N1。 END IF。 END PROCESS。 END A。 6） 4 選 1 數據選擇器 MUX4： LIBRARY IEEE。 USE 。 ENTITY MUX4 IS PORT( C,D,E,F: IN STD_LOGIC。 X1,X2,X3,X4: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 W: out STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END MUX4。 ARCHITECTURE A OF MUX5 IS SIGNAL SEL: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN SEL=Famp。Eamp。Damp。C。 PROCESS(SEL) BEGIN IF(SEL=1110) THEN R0_out W=X1。 ELSIF(SEL=1101) THEN R1_out