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fpga設(shè)計(jì)經(jīng)驗(yàn)ppt課件(編輯修改稿)

2026-02-13 15:28 本頁(yè)面

　

【文章內(nèi)容簡(jiǎn)介】些設(shè)計(jì)方法 ? 門(mén)控時(shí)鐘 ? 在許多應(yīng)用中，整個(gè)設(shè)計(jì)項(xiàng)目都采用外部的全局時(shí)鐘是不可能或不實(shí)際的。 ? 如果符合下述條件，門(mén)控時(shí)鐘可以象全局時(shí)鐘一樣可靠地工作： ? ?? 驅(qū)動(dòng)時(shí)鐘的邏輯必須只包含一個(gè)“與”門(mén)或一個(gè)“或”門(mén)。如果采用任何附加邏在某些工作狀態(tài)下，會(huì)出現(xiàn)競(jìng)爭(zhēng)產(chǎn)生的毛刺。 ? 邏輯門(mén)的一個(gè)輸入作為實(shí)際的時(shí)鐘，而該邏輯門(mén)的所有其它輸入必須當(dāng)成地址或控制線，它們遵守相對(duì)于時(shí)鐘的建立和保持時(shí)間的約束。 FPGA/CPLD中的一些設(shè)計(jì)方法 FPGA/CPLD中的一些設(shè)計(jì)方法 ?我們往往可以將門(mén)控時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘以改善設(shè)計(jì)項(xiàng)目的可靠性。 FPGA/CPLD中的一些設(shè)計(jì)方法 FPGA/CPLD中的一些設(shè)計(jì)方法 ? 多級(jí)邏輯時(shí)鐘 ? 當(dāng)產(chǎn)生門(mén)控時(shí)鐘的組合邏輯超過(guò)一級(jí) (即超過(guò)單個(gè)的“與”門(mén)或“或”門(mén) )時(shí)，證設(shè)計(jì)項(xiàng)目的可靠性變得很困難。即使樣機(jī)或仿真結(jié)果沒(méi)有顯示出靜態(tài)險(xiǎn)象，但實(shí)際上仍然可能存在著危險(xiǎn)。通常，我們不應(yīng)該用多級(jí)組合邏輯去鐘控 PLD設(shè)計(jì)中的觸發(fā)器。 FPGA/CPLD中的一些設(shè)計(jì)方法 ?行波時(shí)鐘 ? 即一個(gè)觸發(fā)器的輸出用作另一個(gè)觸發(fā)器的時(shí)鐘輸入。如果仔細(xì)地設(shè)計(jì)，行波時(shí)鐘可以象全局時(shí)鐘一樣地可靠工作。然而，行波時(shí)鐘使得與電路有關(guān)的定時(shí)計(jì)算變得很復(fù)雜。行波時(shí)鐘在行波鏈上各觸發(fā)器的時(shí)鐘之間產(chǎn)生較大的時(shí)間偏移，并且會(huì)超出最壞情況下的建立時(shí)間、保持時(shí)間和電路中時(shí)鐘到輸出的延時(shí)，使系統(tǒng)的實(shí)際速度下降。 ? 多時(shí)間之間會(huì)發(fā)生數(shù)據(jù)交換 ? FPGA/CPLD中的一些設(shè)計(jì)方法 ? Eg:在我們?nèi)粘５脑O(shè)計(jì)中很多情形下會(huì)用到需要分頻的情形，好多人的做法是先用高頻時(shí)鐘計(jì)數(shù)，然后使用計(jì)數(shù)器的某一位輸出作為工作時(shí)鐘進(jìn)行其他的邏輯設(shè)計(jì)。其實(shí)這樣的方法是不規(guī)范的。 ? always @(posedge clk) ? begin ? counter = counter + 1。 ? end ? always @(posedge counter[1]) ? a=b。

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