課程設計-=--基于veriloghdl數字頻率計設計與實現(編輯修改稿)

　

【文章內容簡介】 Q1,Q2,Q3,Q4,Q5)。 output [3:0] Q0,Q1,Q2,Q3,Q4,Q5。 input clk。 input [3:0] A0,A1,A2,A3,A4,A5。 reg [3:0] Q0,Q1,Q2,Q3,Q4,Q5。 always @(posedge clk) begin Q0 = A0。 Q1 = A1。 Q2 = A2。 Q3 = A3。 Q4 = A4。 Q5 = A5。 end Endmodule 該模塊定義輸入端口如下： ● clk：所存數據信號輸入，當 clk 的上升沿到來時，寄存器將輸入端信號鎖存進寄存器 ，并且改變輸出。 ● A0,A1,A2,A3,A4,A5：寄存器的數據輸入端 該模塊定義輸出端口如下： ● Q0,Q1,Q2,Q3,Q4,Q5：寄存器的數據輸出端。 在 Altera 公司的軟件工具 QuartusII 中編譯和波形仿真得到波形如圖 所示。 22 圖 寄存器模塊的仿真波形 多路選擇模塊 data_mux 多路選擇模塊實現測量頻率值的分時顯示，即動態顯示。經過多路選擇器模塊來分時地傳輸數據。 多路選擇模塊的結構如圖 所示。 圖 多路選擇模塊結構框圖 根據模塊 實現的功能設計 Verilog HDL 源代碼如下： module data_mux(disp_select,A0,A1,A2,A3,A4,A5,Q)。 output [3:0] Q。 input [2:0]disp_select。 input [3:0] A0,A1,A2,A3,A4,A5。 reg [3:0] Q。 always @(disp_select,A5,A4,A3,A2,A1,A0,Q) begin case(disp_select) 339。b000: Q = A5。 339。b001: Q = A4。 339。b010: Q = A3。 339。b011: Q = A2。 339。b100: Q = A1。 339。b101: Q = A0。 default: Q = 439。b0。 endcase end Endmodule 23 該模塊定義輸入端口如下： ● disp_select：選擇信號輸入 ● A0,A1,A2,A3,A4,A5：多路選擇模塊的數據輸入端口 該模塊定義輸出端口如下： ● 多路選擇模塊的數據輸出端口。 在 Altera 公司的軟件工具 QuartusII 中編譯和波形仿真得到波形如圖 所示。 圖 多路選擇模塊的仿真波形 動態位選模塊 dispselect 動態位選模塊用來驅動數碼動態地顯示頻率測量數據，分時地選擇各個數碼管進行顯示 動態位選的結構框圖 所示。 24 圖 動態位選模塊的結構框圖 根據模塊實現的功能設計 Verilog HDL 源代碼如下： module dispselect(clk,disp_select,Q)。 output [5:0] Q。 output [2:0] disp_select。 input clk。 reg [5:0] Q。 reg [2:0] disp_select。 always @(posedge clk) begin if(disp_select 339。b101) disp_select = disp_select + 339。b1。 else disp_select = 339。b0。 case(disp_select) 339。b000: Q = 639。b100000。 339。b001: Q = 639。b010000。 339。b010: Q = 639。b001000。 339。b011: Q = 639。b000100。 339。b100: Q = 639。b000010。 339。b101: Q = 639。b000001。 default: Q = 639。b000000。 endcase end endmodule 該模塊定義輸入端口如下： ● clk：動態位選的時鐘信號輸入，一般取 1KHz 左右的標準時鐘。 該模塊定義輸出端口如下： ● disp_select：動態位選中間量輸出，用于與系統中其他模塊之間的同步。 ● Q：動態位選信號輸出，可以直接接到數碼管的公共端。 在 Altera 公司的軟件工具 QuartusII 中編譯和波形仿真得到波形如圖 所示。 25 圖 動態位選模塊的仿真波形 BCD 譯碼模塊 dispdecoder BCD 譯碼模塊主要實現 BCD 碼到 7 段數碼管顯示碼字段的轉換，同時，考慮到頻 率測量中的一些“零”的處理，比如選擇量程 1~999999Hz，但被測信號頻率為 100Hz，這樣在顯示的時候就需要將 6為數碼管的前三位屏蔽。 BCD 譯碼模塊的結構框圖如圖 所示。 圖 BCD 譯碼模塊的結構框圖 根據模塊實現的功能設計 Verilog HDL 源代碼如下： module dispdecoder( data_in, disp_select, dp_s1hz,dp_s10hz,dp_s100hz, Q5,Q4,Q3,Q2,Q1,Q0,counter_out, data_out, dp)。 output [6:0] data_out。 output dp。 input [3:0] data_in。 input [2:0] disp_select。 input dp_s1hz,dp_s10hz,dp_s100hz。 input [3:0] Q5,Q4,Q3,Q2,Q1,Q0。 input counter_out。 reg dp。 reg [6:0] data_out。 reg hide。 initial begin dp = 139。b0。 hide = 139。b0。 end 26 //譯碼顯示數據 always @(data_in,hide,data_out) begin if(hide == 139。b0) begin case(data_in) 439。b0000 : data_out = 739。b1111110。 //0 439。b0001 : data_out = 739。b0110000。 //1 439。b0010 : data_out = 739。b1101101。 //2 439。b0011 : data_out = 739。b1111001。 //3 439。b0100 : data_out = 739。b0110011。 //4 439。b0101 : data_out = 739。b1011011。 //5 439。b0110 : data_out = 739。b1011111。 //6 439。b0111 : data_out = 739。b1110000。 //7 439。b1000 : data_out = 739。b1111111。 //8 439。b1001 : data_out = 739。b1110011。 //9 default : data_out = 739。b0000000。 endcase end end //小數點位置與零數字的處理 always @(disp_select,dp_s1hz,dp_s10hz,dp_s100hz, Q5,Q4,Q3,Q2,Q1,counter_out,dp,hide) begin if (((disp_select == 339。b001) amp。amp。 (dp_s100hz == 139。b1))|| ((disp_select == 339。b011) amp。amp。 (dp_s10hz == 139。b1))|| ((disp_select == 339。b101) amp。amp。 (dp_s1hz == 139。b1))) dp = 139。b1。 else dp = 139。b0。 case(disp_select) 339。b000: begin if((counter_out == 139。b0) amp。amp。 (Q5 == 439。b0)) hide = 139。b1。 else hide = 139。b0。 end 339。b001: begin if((counter_out == 139。b0) amp。amp。 (Q5 == 439。b0) amp。amp。 (Q4 == 439。b0) amp。amp。 (dp_s100hz != 139。b1)) hide = 139。b1。 else hide = 139。b0。 end 339。b010: begin if((counter_out == 139。b0) amp。amp。 (Q5 == 439。b0) amp。amp。 (Q4 == 439。b0) amp。amp。 (Q3 == 439。b0) amp。amp。 (dp_s100hz != 139。b1)) hide = 139。b1。 else hide = 139。b0。 end 339。b011: begin if((counter_out == 139。b0) amp。amp。 (Q5 == 439。b0) amp。amp。 (Q4 == 439。b0) amp。amp。 (Q3 == 439。b0) amp。amp。 (Q2 == 439。b0) amp。amp。 (dp_s100hz != 139。b1)amp。amp。 (dp_s10hz != 139。b1)) hide = 139。b1。 27 else hide = 139。b0。 end 339。b100: begin if((counter_out == 139。b0) amp。amp。 (Q5 == 439。b0) amp。amp。 (Q4 == 439。b0) amp。amp。 (Q3 == 439。b0) amp。amp。 (Q2 == 439。b0) amp。amp。 (Q1 == 439。b0) amp。amp。 (dp_s100hz != 139。b1)amp。amp。 (dp_s10hz != 139。b1)) hide = 139。b1。 else hide = 139。b0。 end default: hide = 139。b0。 endcase end endmodule 該模塊定義輸入端口如下： ● data_in： BCD 碼字輸入信號 ● disp_select：來自動態顯示位模塊，實現兩者之間的同步 ● dp_s1hz， dp_s10hz， dp_s100hz：輸入小數點位置