基于veriloghdl的異步fifo設計畢業設計(編輯修改稿)

　

【文章內容簡介】 131415Binary01101110010111011110001001101010111100110111101111Gray01111011011110110011001101111111101010101110011000表21 格雷碼與十進制，二進制的轉換關系表 異步FIFO芯片簡介[3]FIFO芯片是一種具有存儲功能的高速邏輯芯片，可在高速數字系統中用作數據緩存。FIFO通常利用雙口RAM和讀寫地址產生模塊來實現其功能。FIFO的接口信號包括異步寫時鐘（wrclk）和讀時鐘（rdclk）、與寫時鐘同步的寫有效（wren）和寫數據（wrdata）、與讀時鐘同步的讀有效（rden）和讀數據（rddata）。寫地址產生模塊一般還根據讀地址和寫地址來產生FIFO的滿標志。讀地址產生模塊一般根據讀地址和寫地址的差來產生FIFO的空標志。為了實現正確的讀寫和避免FIFO的上溢或下溢，通常還應給出與讀時鐘和寫時鐘同步的FIFO的空標志（empty）和滿標志（full），以禁止讀寫操作。寫地址產生模塊通常根據寫時鐘和寫有效信號來產生遞增的寫地址，而讀地址產生模塊則根據讀時鐘和讀有效信號來產生遞增的讀地址。FIFO一般在操作時，首先在寫時鐘wr clk的上升沿且當wren有效時，將wrdata寫入雙口RAM中寫地址對應的位置中，然后將讀地址對應的雙口RAM中的數據輸出到讀數據總線上，這樣就可實現先進先出功能。讀寫操作一般會自動訪問存儲器中連續的存儲單元。從FIFO中讀出的數據順序與寫入的順序相同，而地址的順序則在內部已經預先定義好，因此，對FIFO芯片的操作不需要額外的地址信息。另外，FIFO芯片還能提供對讀／寫指針的復位功能。這些結構上的特點使FI－FO的應用大大簡化了電路的復雜程度，提高了系統的可靠性和穩定性。 FIFO的一些重要參數[7]FIFO的寬度：也就是英文資料里常看到的THE WIDTH，它只的是FIFO一次讀寫操作的數據位，就像MCU有8位和16位，ARM 32位等等，FIFO的寬度在單片成品IC中是固定的，也有可選擇的，如果用FPGA自己實現一個FIFO，其數據位，也就是寬度是可以自己定義的。FIFO的深度：THE DEEPTH，它指的是FIFO可以存儲多少個N位的數據（如果寬度為N）。如一個8位的FIFO，若深度為8，它可以存儲8個8位的數據，深度為12 ，就可以存儲12個8位的數據，FIFO的深度可大可小，個人認為FIFO深度的計算并無一個固定的公式。在FIFO實際工作中，其數據的滿/空標志可以控制數據的繼續寫入或讀出。在一個具體的應用中也不可能由一些參數算數精確的所需FIFO深度為多少，這在寫速度大于讀速度的理想狀態下是可行的，但在實際中用到的FIFO深度往往要大于計算值。一般來說根據電路的具體情況，在兼顧系統性能和FIFO成本的情況下估算一個大概的寬度和深度就可以了。而對于寫速度慢于讀速度的應用，FIFO的深度要根據讀出的數據結構和讀出數據的由那些具體的要求來確定。 滿標志：FIFO已滿或將要滿時由FIFO的狀態電路送出的一個信號，以阻止FIFO的寫操作繼續向FIFO中寫數據而造成溢出（overflow）空標志：FIFO已空或將要空時由FIFO的狀態電路送出的一個信號，以阻止FIFO的讀操作繼續從FIFO中讀出數據而造成無效數據的讀出（underflow）。讀時鐘：讀操作所遵循的時鐘，在每個時鐘沿來臨時讀數據。寫時鐘：寫操作所遵循的時鐘，在每個時鐘沿來臨時寫數據。讀指針：指向下一個讀出地址。讀完后自動加1。寫指針：指向下一個要寫入的地址的，寫完自動加1。 讀寫指針其實就是讀寫的地址，只不過這個地址不能任意選擇，而是連續的。 異步FIFO設計的難點[9] 異步FIFO設計難點概述 計異步FIFO有兩個難點：一是如何正確地設計空、滿指針以及幾乎滿等信號的控制電路；二是如何同步異步信號，使觸發器不產生亞穩態。 解決FIFO的滿/空技術方法概述和特點怎樣判斷FIFO的空/滿狀態？為了保證數據正確的寫入或讀出，而不發生益處或讀空的狀態出現，必須保證FIFO在滿的情況下，不能進行寫操作。在空的狀態下不能進行讀操作。怎樣判斷FIFO的滿/空就成了FIFO設計的核心問題。由于同步FIFO幾乎很少用到，這里只描述異步FIFO的空/滿標志產生問題。空/滿標志產生的原則是：寫滿不溢出，讀空不多讀。即無論在什么進修，都不應出現讀寫地址同時對一個存儲器地址操作的情況。在讀寫地址相等或相差一個或多個地址的時候，滿標志應該有效，表示此時FIFO已滿，外部電路應對FIFO發數據。在滿信號有效時寫數據，應根據設計的要求，或保持、或拋棄重發。同理，空標志的產生也是如此，即：空標志=(|寫地址讀地址|=預定值)AND（寫地址超前讀地址）滿標志=（|寫地址讀地址|=預定值）AND(讀地址超前寫地址)最直接的做法是，采用讀寫地址相比較來產生空滿標志。當讀寫地址的差值等于一個預設值的時候，空/滿信號被置位。這種實現方法邏輯簡單，但它是減法器形成的一個比較大的組合邏輯，因而限制了FIFO的速度。所以，一般只采用相等不相等的比較邏輯，避免使用減法器。 亞穩態問題的產生及解決在用到觸發器的設計中，不可避免的會遇到亞穩態的問題。在涉及到觸發器的電路中，亞穩態無法徹底消除，只能想辦法將其發生的概率將到最低。其中的一個方法就是使用格雷碼。格雷碼在相鄰的兩個碼元之間只由一位變換(二進制碼在很多情況下是很多碼元在同時變化)。這就會避免計數器與時鐘同步的時候發生亞穩態現象。但是格雷碼有個缺點就是只能定義2^n的深度，而不能像二進制碼那樣隨意的定義FIFO的深度，因為格雷碼必須循環一個2^n，否則就不能保證兩個相鄰碼元之間相差一位的條件，因此也就不是真正的格雷碼了。第二就是使用冗余的觸發器，假設一個觸發器發生亞穩態的概率為P，那么兩個及聯的觸發器發生亞穩態的概率就為P的平方。但這會導致延時的增加。亞穩態的發生會使得FIFO出現錯誤，讀/寫時鐘采樣的地址指針會與真實的值之間不同，這就導致寫入或讀出的地址錯誤。由于考慮延時的作用，空/滿標志的產生并不一定出現在FIFO真的空/滿時才出現。可能FIFO還未空/滿時就出現了空/滿標志。這并沒有什么不好，只要保證FIFO不出現overflow或underflow 就足夠了。 異步FIFO的功能簡介[9]FIFO（First In First Out）存儲器是一個先入先出的雙口緩沖器，即第一個進入其內的數據第一個被移出，其中一個存儲器的輸入口，另一個口是存儲器的輸出口。對于單片FIFO來說，主要有兩種結構：觸發導向結構和零導向傳輸結構。觸發導向傳輸結構的FIFO是由寄存器陣列構成的，是由具有讀和寫地址指針的雙口RAM構成。本文所描述的是零導向傳輸結構的FIFO。FIFO存儲器是系統的緩沖環節，如果沒有FIFO存儲器，整個系統就不可能正常工作，它主要有幾方面的功能：（1）對連續的數據流進行緩存，防止在進機和存儲操作時丟失數據；（2）數據集中起來進行進機和存儲，可避免頻繁的總線操作，減輕CPU的負擔；（3）允許系統進行DMA (Direct Memory Access,直接存儲器存取)操作，提高數據的傳輸速度。這是至關重要的一點，如果不采用DMA操作，數據傳輸將達不到傳輸要求，而且大大增加CPU的負擔，無法同時完成數據的存儲工作。FIFO設計的難點在于怎樣判斷FIFO的空/滿狀態。為了保證數據正確的寫入或讀出，而不發生益處或讀空的狀態出現，必須保證FIFO在滿的情況下，不能進行寫操作。在空的狀態下不能進行讀操作。怎樣判斷FIFO的滿/空就成了FIFO設計的核心問題。 QuartusⅡ仿真工具簡介[5] QuartusⅡ是Altera公司提供的FPGA/CPLD開發集成環 境，Altera是世界上最大可編程邏輯器件的供應商之一。QuartusⅡ界面友好，使用便捷，被譽為業界最易用易學的EDA軟件。在QuartusⅡ上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結構無關的設計環境，是設計者能方便地進行設計輸入、快速處理和器件編程。　　一、開放的界面QuartusⅡ支持與Cadence，Exemplarlogic，MentorGraphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 二、與結構無關QuartusⅡ系統的核心Complier支持Altera公司所有可編程邏輯器件，提供了世界上唯一真正與結構無關的可編程邏輯設計環境。三、完全集成化QuartusⅡ的設計輸入、處理與較驗功能全部集成在統一的開發環境下，這樣可以加快動態調試、縮短開發周期。 Verilog HDL語言的簡介[1] Verilog HDL就是在用用最廣泛的C語言的基礎上發展起來的一種件描述語言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創的，最初只設計了一個仿真與驗證工具，之后又陸續開發了相關的故障模擬與時序分析工具。1985年Moorby推出它的第三個商用仿真器VerilogXL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應用。1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司的獨家專利。1990年CADENCE公司公開發表了Verilog HDL,并成立LVI組織以促進Verilog HDL成為IEEE(美國電氣及電子工程師學會)標準，即IEEE Standard 13641995. Verilog HDL的最大特點就是易學易用，VHDL與Verilog HDL的關系就像匯編語言與C語言的關系一樣，如果有,VHDL編程基礎，并同時具備c語言的編程經驗，就可以在一個較短的時間內很快的學習和掌握Verilog HDL語言。由于HDL語言本身是專門面向硬件與系統設計的，這樣的學習可以同時獲得設計實際電路的經驗。 HDL語言[4]隨著EDA技術的發展，使用硬件語言設計PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和Verilog HDL。VHDL發展的較早，語法嚴格，而Verilog HDL是在C語言的基礎上發展起來的一種硬件描述語言,語法較自由。VHDL和Verilog HDL兩者相比，VHDL的書寫規則比Verilog煩瑣一些，但verilog自由的語法也容易讓少數初學者出錯。從EDA技術的發展上看，已出現用于CPLD/FPGA設計的硬件C語言編譯軟件，雖然還不成熟，應用極少,但它有可能會成為繼VHDL和Verilog之后，設計大規模CPLD/FPGA的又一種手段。 HDL與原理圖輸入法的關系HDL和傳統的原理圖輸入方法的關系就好比是高級語言和匯編語言的關系。HDL的可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控性好，效率高，比較直觀，但設計大規模CPLD/FPGA時顯得很煩瑣，移植性差。在真正的PLD/FPGA設計中，通常建議采用原理圖和HDL結合的方法來設計，適合用原理圖的地方就用原理圖，適合用HDL的地方就用HDL，并沒有強制的規定。 HDL開發流程用VHDL/Verilog HDL語言開發PLD/FPGA的完整流程為：（1）文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環境。本設計采用verilog hdl。(2）功能仿真：將文件調入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真）。(3）邏輯綜合：將源文件調入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。（edif）的EDA工業標準文件。(4）布局布線：，即把設計好的邏輯安放到PLD/FPGA內。(5）時序仿真：需要利用在布局布線中獲得的精確參數，用仿真軟件驗證電路的時序。（也叫后仿真）。(6）編程下載：確認仿真無誤后，將文件下載到芯片中通常以上過程可以都在PLD/FPGA廠家提供的開發工具（如MAXPLUSII，Foundation，ISE）中完成，但許多集成的PLD開發軟件只支持VHDL/Verilog的子集，可能造成少數語法不能編譯，如果采用專用HDL工具分開執行，效果會更好，否則這么多出售專用HDL開發工具的公司就沒有存在的理由了。 注意：本設計只做到模擬波形圖的階段。3 異步FIFO實現的技所涉及的技術及其解決方法異步FIFO的設計主要處理兩個關鍵性的問題。一是空/滿信號的控制，二是同步異步信號，避免亞穩態的產生。 [6]（英文：Gray Code, Grey Code,又稱作格雷碼，二進制循環碼）是1880年由法國工程師JeanMauriceEmlle Baudot發明的一種編碼，是一種絕對編碼方式，典型格雷碼是一種具有反射特性和循環特性的單步自補碼，它的循環、單步特性消除了隨機取數時出現重大誤差的可能，它的反射、自補特性使得求反非常方便。格雷碼屬于可靠性編碼，是一種錯誤最小化的編碼方式，因為，雖然自然二進制碼可以直接由數/模轉換器轉換成模擬信號，但在某些情況，例如從十進制的3轉換為4時二進制碼的每一位都要變，能使數字電路產生很大的尖峰電流脈沖。而格雷碼則沒有這一缺點，它在相鄰位間轉換時，只有一位產生變化。它大大地減少了由一個狀態到下一個狀態時邏輯的混淆。由于這種編碼相鄰的兩個碼組之間只有一位不同，因而在用于風向的轉角位移量－數字量的轉換中，當風向的轉角位移量發生微小變化(而可能引起數字量發生變化時，格雷碼僅改變一位，這樣與其它編碼同時改變兩位或多位的情況相比更為可靠，即可減少出錯的可能性。但格雷碼不是權重碼，每一位碼沒有確定的大小，不能直接進行比較大小和算術運算，也不能直接轉換成液位信號，要經過一次碼變換，變成自然二進制碼,再由上位機讀取。解碼的方法是用‘0’和采集來的4位格雷碼的最高