寬帶頻率綜合器設計與應用畢業論文(編輯修改稿)

　

【文章內容簡介】 被混頻后的干擾信號所淹沒，如果本振相噪好則信號就能顯露出來，只需有一個好的窄帶濾波器既可有效的濾出信號。如果本振相噪差，即使中頻濾波器能夠濾除強干擾中頻信號，強干擾中頻信號的噪聲邊帶仍然淹沒了有用信號，使接收機無法接收到弱小信號，尤其對大動態、高選擇性的接收機，這種現象很明顯。因此要求接收機具有良好的選擇性和大動態，則接收機本振信號的相噪必須好。相位噪聲和抖動是對同一種現象的兩種不同的定量方式。在理想情況下，一個頻率固定的完美的脈沖信號(以1 MHz為例)的持續時間應該恰好是1微秒，每500ns有一個跳變沿。抖動是一個時域概念，抖動是對信號時域變化的測量結果，它從本質上描述了信號周期距離其理想值偏離了多少。通常10 MHz以下信號的周期變動并不歸入抖動一類，而是歸入偏移或者漂移。抖動有兩種主要類型：確定性抖動和隨機性抖動。確定性抖動是由可識別的干擾信號造成的，這種抖動通常幅度有限，具備特定的（而非隨機的）產生原因，而且不能進行統計分析。造成確定性抖動的來源主要有4種：：當一根導線的自感增大后，會將其相鄰信號線周圍的感應磁場轉化為感應電流，而感應電流會使電壓增大或減小，從而造成抖動。：電源、AC電源線和RF信號源都屬于EMI源。與串擾類似，當附近存在EMI輻射時，時序信號通路上感應到的噪聲電流會調制時序信號的電壓值。3. 多層基底中電源層的噪聲：這種噪聲可能改變邏輯門的閾值電壓，或者改變閾值電壓的參考地電平，從而改變開關門電路所需的電壓值。4. 多個門電路同時轉換為同一種邏輯狀態：這種情況可能導致電源層和地層上感應到尖峰電流，從而可能使閾值電壓發生變化。隨機抖動是指由較難預測的因素導致的時序變化。例如，能夠影響半導體晶體材料遷移率的溫度因素，就可能造成載子流的隨機變化。另外，半導體加工工藝的變化，例如摻雜密度不均，也可能造成抖動。相位噪聲是頻率域的概念相位噪聲是對信號時序變化的另一種測量方式，其結果在頻率域內顯示。相位噪聲通常定義為在某一給定偏移頻率處的dBc/Hz值，其中，dBc是以dB為單位的該頻率處功率與總功率的比值。一個振蕩器在某一偏移頻率處的相位噪聲定義為在該頻率處1Hz帶寬內的信號功率與信號的總功率比值。 電路板設計師可以通過兩種關鍵技術降低板上的確定性信號抖動：1．完全以差分形式收發信號：諸如LVDS或PECL等一些以差分方式收發信號的慣例，都能極大降低確定性抖動的影響，而且這種差分通路還能消減信號通路上的所有干擾和串擾。由于這種信號收發系統對共模噪聲本來就有高度抑制能力，因此差分形式本來就有消除抖動的趨向。 2．仔細布線：只要可能，就要避免出現寄生信號，因為這種信號可能會通過串擾或干擾對信號通路產生影響。走線應該越短越好，而且不應與承載高速開關數字信號的走線交叉。如果采用了差分信號收發系統，那么兩條差分信號線就應盡可能靠近，這樣才能更好地利用其固有的共模噪聲抑制特性。在芯片級上，可以使用以下設計技術將抖動降至最低：1．差分信號收發：即使進入芯片的是單端信號，最好也在芯片中將其轉換為差分信號，原因同上節所述。2．仔細布設信號通路：在對敏感時序信號通路進行布線時必須小心，而且走線越短越好，還應避免與任何數字信號線交叉。只要條件允許，最好將這些信號通路均在屏幕上顯示出來。例如，一條在第二層金屬平面上的信號通路可以夾在第一層和第三層金屬平面之間，而第一層和第三層金屬平面均連接到一個干凈的地上。3．恰當選擇緩沖器大小：如果用緩沖器在模塊間分配信號，那么必須注意驅動強度的選擇。驅動不足會造成信號上升/下降沿過緩，給噪聲以可乘之機。4．保持基底和地的干凈：基底噪聲和地噪聲是造成確定性抖動的主要原因。在一個有多路同步數字輸出的芯片內，地線反彈噪聲(ground bounce)可能會達到幾百毫伏，甚至1伏。為了降低地線反彈噪聲，芯片上應該有盡可能多的電源對，而且這些電源對應盡可能靠近數字輸出。5．使用一個單獨的干凈地層：在電路設計中，最好將數字電路的電源與敏感的模擬電路(如振蕩器或PLL)的電源分開。數字電路，尤其是高驅動輸出數字電路的電源很可能會引入噪聲，而且這種電源一旦用于時序電路，那么也會成為增大抖動的一個主要原因。因此，對PLL這樣的電路甚至可以利用電源濾波來進一步減小電源噪聲的影響。在設計單元模塊時可以采用以下技術來減小抖動：1．利用尾電流時序電路中使用的電流與相位噪聲之間有一個直接的關系。例如，增大一對差分對的尾電流必定導致抖動性能得到改善。于是我們就必須在降低抖動和縮減功耗之間尋求一個平衡，在適當之處選擇性地增大最敏感電路的電流。2．仔細布局在對那些可能引起相位噪聲的單元進行布局時必須小心，匹配元件(例如連接到一對差分對的輸入)應方向相同，而且盡可能對稱布局。該方法會使應匹配的元件具有同樣的處理斜率(process gradients)，因而有助于改善元件之間的匹配程度。電阻應盡可能寬，以減小Delta W效應。如果可能，應在整個電路中使用同一種類，甚至尺寸和阻值都相同的電阻來幫助跟蹤工藝和溫度的所有變化。總而言之，要想盡可能減小抖動，就必須在所有設計層上都小心謹慎。高速數字設計師在設計過程的每一步都應考慮相位噪聲和抖動的影響。當前采用降低VCO相位噪聲的方法常用有下面幾種。由上一節的分析知道，尾電流源的存在對flicker noise影響非常大，首先是差分對管的flicker noise與尾電流源的flckler noise進行混頻，得到l/f3，其次尾電流的flicker noise也會傳到壓控電壓上，影響vco的輸出頻率，也產生了l/f3噪聲。分析尾電流源的電流波形可以知道，它可以等效為周期是2wo的方波，諧波分量非常大，而wo的奇次分量幾乎為零，如果能夠把它的諧波分量濾掉，就可以大大減小1/f3噪聲。濾波技術在實際的實現上有很多選擇，可以采用一個大電容實現，也可以使用LC的諧振濾波。由上節的分析，尾電流源產生的相位噪聲以及它與其他噪聲游頻產生的噪聲在整個相位噪聲巾占很重要的一部分，于是就有刪除尾電流源的做法，去除尾電流源確實可以減小flicker noise的影響，但是該電路由于MOS管的尺寸都較大，導致整個電路的電流非常大，又由于這個結構的電路工作在電壓受限區川，振幅隨著工作電壓的上升而上升，這個很大的電流對于提高相位噪聲沒有明顯的好處，為了實現低功耗的設計，就必須增大L的尺寸，減小W的尺寸，但是在保證不增加flicker noise的條件下又要滿足肩振條件，是很難實現的。而且當VCO輸出振幅增大的時候，差分對管一個工作在線性區，一個工作在截止區，負阻的存在，使電流的方向和LC諧振回路的方向相反，增加LC諧振回路的損耗。變得在實際的電路上應用得很少。有種折中的辦法，可以用一個小電阻代替尾電流源，或者用一個工作在深度線性區的MOS管代替小電阻這樣可以降低系統的功耗。同時尾電流源的閃爍噪聲和溝道噪聲由于Gm的下降而減小了。，可以看出，使剛T作在線性區的管子以后，相位噪聲在頻率偏移較低的地方變壞了，這是因為引入了flicker noise（T作在線性區的MOS管）．而在頻率偏移比較大的情況下，相位噪聲變好了，這可以這樣理解，首先工作在線性區的MOS管等效電阻很小，大約是幾十歐姆，白噪聲比較小。而從電流的比較上明顯可以看出，使用了工作在線性區的MOS管以后，電路的功耗大大減小了。從原來的平均電流17mA減小到11mA左右。調整工作在線性區的MOS管，可以得到一個滿足功耗和振幅要求的最優值。使用工作在線性區MOS符來降低相位噪聲的原理可以這樣理解，在一個使用尾電流源差分對管的LC諧振結構中，如果尾電流限制定了，那么振幅也就定了，在頻率偏移比較遠處的相位噪聲也就定了。同樣一個去除尾電流源的結構，這時電流很大，但是相位噪聲很小，振幅到達了電源和地，如果增加一個電阻這個電阻的阻值由0逐漸增大，那么電流逐漸減小。振幅也逐漸減小，當振幅減小到和采用尾電流結構一樣的時候，比較這兩個電路的相位噪聲，你可以得到使用T作在線性區的MOS代替尾電流的噪聲底，原因是閃爍噪聲的比重變小了。 差分對管的溝道噪聲以及尾電流源的溝道噪聲和閃爍噪聲作用的一個非線性的系統上，可以傳輸到壓控電壓端，而且前一級的電路如電荷泵電路和環路濾波器電路的噪聲也會傳輸到壓控電壓端，然后進行電壓——頻率的轉換，增大相位噪聲。于是減小壓控增益K可以減小相位噪聲。 為了減小K可以使用電容變化比較小的變容管，也可以通過串聯加上濾波的方法來實現，這種方法的實現將在下一章的電路設計詳細介紹。 QVCO 對于QVCO來說，除了上面分析的相位噪聲，還有相當大的噪聲是來自I，Q兩路振蕩器的相關性，由于耦合MOS管的存在，使得I，Q兩路振蕩器實際上并不是獨立的，噪聲會通過耦合管傳遞這樣增加了LO的相位噪聲，為了減小這種相關性帶來的噪聲，同時又不減小I，Q兩路振蕩器的相關匹配關系可以用高次諧波實現。電子技術的發展，使器件的噪聲系數越來越低，放大器的動態范圍也越來越大，增益也大有提高，使得電路系統的靈敏度和選擇性及線性度等主要技術指標都得到較好的解決。隨著技術不斷提高，對電路系統又提出了更高的要求，這就要求電路系統必須低相位噪聲，在現代技術中，相位噪聲已成為限制電路系統的主要因素。低相噪對提高電路系統性能起到重要作用相位噪聲是衡量頻率標準源(高穩晶振、原子頻標等)頻穩質量的重要指標，隨著頻標源性能的不斷改善，相應噪聲量值也大幅度降低，所以對相位噪聲譜的測量要求也越來越高。本章首先對相位噪聲的現象做簡單的介紹，以及抖動和相位噪聲的關系，其次舉例說明了相位噪聲的的大小對接收系統性能的影響，然后給出前人得出的關于相位噪聲的經驗公式和分析過程，最后給出了常用的幾種降低相位的方法，并舉例進行說明。4寬帶頻率綜合濾波器詳細設計1 DDS與MCU模塊，在這一部分主要以前有單片機和DDS芯片，單片機通過串行形式控制DDS輸出正弦波，通過濾波放大成為PLL模塊的參考信號。基本工作為單片機和DDS外圍電路設計，編寫程序，DDS后級濾波器設計和電路調試。2 PLL模塊，這一部分利用壓控振蕩器VCO和鑒相芯片等儀器實現頻率合成器在C波段的輸出。3 X波段放大倍頻模塊，這一部分實現輸出頻譜從C波段到X波段的搬移，來自VCO的信號經過C波段帶通濾波器濾波后進入放大器HMC313，放大信號驅動倍頻器HMC204SG8G輸出X波段信號。DDS+PLL技術相比PLL技術有輸出信號步長小頻率轉換速度快的優點，解決了PLL在輸出步長小時鑒相頻率小分頻比過大導致相位噪聲惡化，與DDS相比則更容易實現對雜散性能的抑制，因次DDS+PLL可以使電路具有結構簡單，使用硬件少和功耗低的優點，同時獲得高性能。本設計輸出頻率比較高，已經遠遠超出現有的DDS芯片的最高輸出頻率，因此不能單獨用直接數字頻率合成(DDS)的方法來實現。鎖相環(PLL)的輸出頻率比較高，并且有相當好的雜散抑制性能，可滿足設計的輸出要求。對于常見的整數分頻鎖相頻率合成電路，要得到lkHz的輸出頻率間隔，則鑒相器輸入參考頻率fPD=lkHz，需要將參考頻率進行1400000～1600000倍頻，這樣大的倍頻數將會嚴重影響輸出的相位噪聲特性，假設輸出頻率fo =1500MHz，則倍頻次數N=1500000，根據鎖相環相位噪聲的計算公式，此時相噪特性惡化程度為2010gN=，將引起輸出信號質量嚴重下降，并且鑒相頻率低還會使鎖相環路鎖定時間變長，因此，單獨使用鎖相頻率合成(PLL)的方法也是不可取的。基于DDS+PLL的混合頻率合成技術將兩者的優勢結合起來，輸出很高頻率的同時能夠得到極高的頻率分辨率，并且有相當好的雜散抑制性能，頻譜質量相當不錯，是一種理想的頻率合成方案。 基于DDS+PLL的實現方法有三種，第一種是DDS直接激勵PLL方案是最基本的混合頻率合成方案，其結構簡單，容易實現。此方案中PLL相當于性能優良的倍頻器，DDS的輸出作為PLL的鑒相器參考信號。目前DDS芯片的相位累加器位數一般都比較大，頻率分辨率可以做到很高，很容易滿足本設計需要，PLL良好的輸出頻譜特性將保證系統的雜散抑制要求。該方案的缺點是頻率鎖定時間主要由PLL決定，因此鎖定時間較長，一般較快的鎖定時間為幾ms，而本設計對鎖定時間要求較高，掃頻時間就ns級的，所以DDS直接激勵PLL方案不滿足本課題的要求。 第二種是PLL內插DDS的方案。DDS的輸出與PLL的反饋支路混頻，混頻后的信號再送入鑒相器。這種方法利用了DDS高分辨率的特點，因此PLL可以采用較高的參考頻率，不但提高了PLL的轉換時間，同時也克服了因倍頻而引起的雜散和相噪惡化。但是此方案存在著較難克服的兩個缺點：其一，如果用于很高頻段，則系統中的帶通濾波器需要有很好的選擇性，從而不易實現；其二，如果用于稍低的頻段，那么交調分量一旦接近混頻輸出信號，也將加大濾波器的設計難度。結合具體的技術參數考慮這種方案也不符合要求。 第三種是直接將DDS與PLL混頻，這有效的克服了前兩種方法的缺點，既不會惡化DDS輸出的雜散和相噪，也不會增加PLL設計的難度。目前最新的DDS芯片AD99