華中科技大學20xxxilinx課賽結合基于basys2的電子琴設計實驗報告(編輯修改稿)

　

【文章內容簡介】 values use 。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 entity top is port( clk_50MHz : in std_logic。 系統 50MHz 標準時鐘輸入 k_data : in std_logic。 PS/2 鍵盤的數據信號 k_clock : in std_logic。 PS/2 鍵盤的時鐘信號 contrl1,contrl2,contrl3: in std_logic。 控制信號，用于控制電子琴各模式間的切換 recall: in std_logic。 高則回放存儲的音樂 Rst : in STD_LOGIC。 用 于 VGA 的復位 ,其為低電平則屏幕顯示 Red : out STD_LOGIC。 VGA 的紅顏色線 Green : out STD_LOGIC。 VGA 的綠顏色線 Blue : out STD_LOGIC。 VGA 的藍顏色線 H_Sync : out STD_LOGIC。 VGA 行同步 V_Sync : out STD_LOGIC。 VGA 場同步 D1 : out STD_LOGIC。 DA 模塊的通道一的數據輸入 D2 : out STD_LOGIC。 DA 模塊的通道二的數據輸入 CLK_OUT : out STD_LOGIC。 DA 模塊的時鐘 nSYNC : out STD_LOGIC DA 模塊的同步信號 )。 end top。 architecture Behavioral of top is ponent automusic port( clk_50MHz: in std_logic。 系統 50MHz 標準時鐘輸入 key_data : in std_logic_vector(5 downto 0)。 鍵盤輸入的音符代碼 contrl1,contrl2,contrl3: in std_logic。 控制信號，用于控制電子琴各模式間的切換 recall: in std_logic。 控制存儲回放的音樂 index_output1:out std_logic_vector(5 downto 0)。 輸出的音符代碼 index_output2:out std_logic_vector(5 downto 0) 輸出的音符代碼 )。end ponent。 ponent vgactr Port ( Clk : in STD_LOGIC。 系統 50MHz 標準時鐘輸入 Rst : in STD_LOGIC。 控制 VGA 復位的信號，為低屏幕才顯示正常的畫面 contrl: in STD_LOGIC_VECTOR(5 downto 0)。 用于控制 VGA 顯示不同圖片的信號 Red : out STD_LOGIC。 VGA 的紅顏色線 Green : out STD_LOGIC。 VGA 的綠顏色線 Blue : out STD_LOGIC。 VGA 的藍顏色線 H_Sync : out STD_LOGIC。 VGA 的行同步 線 V_Sync : out STD_LOGIC)。 VGA 的場同步 線 end ponent。 ponent keyboard port( k_data : in std_logic。 PS/2 鍵盤的數據信號 k_clock: in std_logic。 PS/2 鍵盤的時鐘信號 out_data : out std_logic_vector(5 downto 0) 該模塊輸出的音符編碼 )。 end ponent。 ponent tone port( index1 : in std_logic_vector(5 downto 0)。 音符輸入 index2 : in std_logic_vector(5 downto 0)。 音符輸入 div1: out integer range 0 to 131072。 div 表示某音符的分頻系數（ 2 分頻前） div2: out integer range 0 to 131072 div 表示某音符的分頻系數（ 2 分頻前） )。 end ponent。 ponent speaker port( div1: in integer range 0 to 131072。 div 表示某音符的分頻系數（ 2 分頻前） div2: in integer range 0 to 131072。 div 表示某音符的分頻系數（ 2 分頻前） clk_50MHz : in std_logic。 clk_50MHz 表示系統的 50MHz 標準時鐘 clk_output1: out std_logic。 clk_output 輸出給揚聲器的信號 clk_output2: out std_logic clk_output 輸出給揚聲器的信號 )。 end ponent。 ponent adc Port ( clk_50MHz : in STD_LOGIC。 系統 50MHz 標準時鐘輸入 clk_input1: in std_logic。 通道 1 的方波震蕩 clk_input2: in std_logic。 通道 2 的方波震蕩 D1 : out STD_LOGIC。 通道 1 的數據輸出給擴展 DA 模塊 D2 : out STD_LOGIC。 通道 2 的數據輸出給擴展 DA 模塊 CLK_OUT : out STD_LOGIC。 輸出給擴展 DA 模塊的時鐘信號 nSYNC : out STD_LOGIC 輸出給擴展 DA 模塊的同步信號 )。 end ponent。 signal div1: integer range 0 to 131072。 通道 1 的分頻系數 signal div2: integer range 0 to 131072。 通道 1 的分頻系數 signal key_data : std_logic_vector(5 downto 0)。 signal index1 : std_logic_vector(5 downto 0)。 通道 1 的音符編碼 signal index2 : std_logic_vector(5 downto 0)。 通道 2 的音符編碼 signal clk_output1 : std_logic。 通道 1 的方波輸出給 ad 模塊 signal clk_output2 : std_logic。 通道 2 的方波輸出給 ad 模塊 begin u0: keyboard port map(k_data,k_clock,key_data)。 u1: automusic port map(clk_50MHz,key_data,contrl1,contrl2,contrl3,recall,index1,index2)。 u2: tone port map(index1,index2,div1,div2)。 u3: speaker port map(div1,div2, clk_50MHz,clk_output1,clk_output2)。 u4: vgactr port map(clk_50MHz,Rst,index1,Red,Green,Blue,H_Sync,V_Sync)。 u5: adc port map(clk_50MHz,clk_output1,clk_output2,D1,D2,CLK_OUT,nSYNC)。 end Behavioral。 鍵盤模塊（ keyboard） Company: Engineer: Create Date: 14:54:25 05/20/2020 Design Name: Module Name: keyboard Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: Unment the following library declaration if using arithmetic functions with Signed or Unsigned values use 。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 Company: Engineer: Create Date: 18:43:04 05/19/2020 Design Name: Module Name: top Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。 use 。 use 。 use 。 Unment the following library declaration if using arithmetic functions with Signed or Unsigned values use 。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 entity keyboard is port( k_data : in std_logic。 PS/2 鍵盤的數據信號 k_clock: in std_logic。 PS/2 鍵盤的時鐘信號 out_data : out std_logic_vector(5 downto 0) 輸出的音符編碼 )。 end keyboard。 architecture Behavioral of keyboard is signal tempdata : std_logic_vector(11 downto 0) :=000000000000。 tempdata 用于暫存從鍵盤接收到的每幀數據包 signal count,count