基于dds技術(shù)的信號(hào)源設(shè)計(jì)畢業(yè)設(shè)計(jì)論文(編輯修改稿)

　

【文章內(nèi)容簡介】 能嵌入 2L個(gè)幅度表 , 而是采取了一個(gè)折中的方法將ROM表的深度定為 2W(W= 17) 。這樣 , 在查表過程中 , 通常僅取相位累加器的高 17位作為索引 , 從而產(chǎn)生了相位截?cái)嗾`差。 但是 DDS的輸出通常都是正弦信號(hào) ,因此 ,它的相位截?cái)嗑哂忻黠@的周期性。尤其是當(dāng)系統(tǒng)時(shí)鐘頻率是輸出正弦波頻率的整數(shù)倍時(shí) , 這種周期性就更加明顯。這相當(dāng)于周期性的引入了一個(gè)截?cái)嗾`差 , 最終的影響就是輸出信號(hào)帶有一定的諧波分量。 幅度量化誤差受波形ROM和D／A轉(zhuǎn)換器字長的限制，存放在波形ROM中的正弦波形幅度碼字長也是有限的，從而產(chǎn)生了幅度量化誤差或有限字長效應(yīng)。幅度量化誤差在DDS輸出譜上表現(xiàn)為背景噪聲，其幅度遠(yuǎn)小于由于相位截?cái)嗪虳AC非線性引起的雜散信號(hào)幅度。 D/A輸出誤差分析通常 D/A輸出信號(hào)并不是理想的模擬信號(hào) ,而是理想信號(hào)的一個(gè)矩形近似 , 其頻譜是對正弦信號(hào)進(jìn)行周期延拓 , 而周期則等于 DDS的系統(tǒng)時(shí)鐘周期。 例如 AD9854的系統(tǒng)時(shí)鐘為 300MHz ,若輸出一個(gè)70MHz的正弦波時(shí) , 會(huì)在 230MHz的地方出現(xiàn)諧波分量。第三章 信號(hào)源的整體設(shè)計(jì)分析1. 輸出頻率范圍為：。2. 調(diào)制模式有：ASK；BPSK；FSK；Ramped FSK；Chirp；AM；FM3. 掃頻范圍為：5MHz至30MHz；4. 調(diào)制度為：0 ~ 60%；5. 諧波失真小于：30 dBcDDS芯片的選擇是頻率合成源系統(tǒng)設(shè)計(jì)的關(guān)鍵，因此，系統(tǒng)設(shè)計(jì)中選擇高性能高時(shí)鐘頻率DDS芯片是最關(guān)鍵的工作。 DDS芯片選取本設(shè)計(jì)我們采用了AD公司的AD9854作為合成信號(hào)源的核心。AD9854輸出頻率高，可以實(shí)現(xiàn)各種調(diào)制，方便實(shí)現(xiàn)多種自動(dòng)掃頻和可控掃頻，相位噪聲性能好，價(jià)格適中，在國內(nèi)可以直接購買，除了功耗大這個(gè)缺點(diǎn)外，其他各方面的性能指標(biāo)和功能參數(shù)都滿足信號(hào)源的要求。本設(shè)計(jì)就是應(yīng)用了DDS芯片AD9854進(jìn)行設(shè)計(jì)。 AD9854芯片介紹AD9854是由 AD公司生產(chǎn)的單片 DDS芯片 ,它內(nèi)部集成了 48 Bit頻率累加器、48 Bit相位累加器、正余弦波形表、12位正交數(shù)模轉(zhuǎn)換器以及調(diào)制和控制電路 ,該芯片能夠在單片上完成頻率調(diào)制、 相位調(diào)制、 幅度調(diào)制以及 IQ正交調(diào)制等多種功能 , 因而具有很高的性能價(jià)格比和廣闊的應(yīng)用領(lǐng)域。AD9854采用高度集成 CMOS技術(shù) , 其內(nèi)部含有同相、 正交兩個(gè)高速 12 Bit D/ A轉(zhuǎn)換器 ,因而可以同時(shí)輸出同相、正交兩路信號(hào)。在高穩(wěn)定度時(shí)鐘的驅(qū)動(dòng)下 , AD9854可以輸出高品質(zhì)和高穩(wěn)定度的信號(hào) ,其頻率、 幅度、 相位均可編程控制 ,編程速率可達(dá)100MHz。同時(shí) ,AD9854內(nèi)部還含有可編程控制的時(shí)鐘乘法器 ,其內(nèi)部時(shí)鐘速率最大可達(dá) 300MHz。 AD9854的內(nèi)部結(jié)構(gòu)。AD9854可以通過內(nèi)部的一個(gè)長 39字節(jié)的寄存器表存儲(chǔ)有關(guān)的各種控制字和狀態(tài)字。用戶可通過I/ O與該寄存器表進(jìn)行通信 , I/ O緩沖區(qū)的內(nèi)容必須在更新脈沖的作用下才能刷新到寄存器表中 , 這樣可以很好地達(dá)到同步。I/ O與外部有并行和串行兩種通信方式 ,工作在并行通信模式時(shí) ,端口的更新速率最高為 100MHz。 AD9584內(nèi)部結(jié)構(gòu) 輸出頻譜分析在本設(shè)計(jì)中，AD9854采用300MHz作為時(shí)鐘。根據(jù)奈奎斯特定律，輸出的頻率極限為150MHz，設(shè)計(jì)中使用的最大輸出頻率為120MHz。DDS是一個(gè)分頻器，在提供一個(gè)系統(tǒng)主頻的情況下，能夠輸出低于系統(tǒng)主頻，分辨率為2^N的正弦波。即每一個(gè)主頻周期，DAC都會(huì)輸出一個(gè)點(diǎn)，而2^N /M個(gè)點(diǎn)形成輸出頻率的一個(gè)周期。這就相當(dāng)于以系統(tǒng)時(shí)鐘的頻率對輸出時(shí)鐘進(jìn)行采樣，： DDS理想輸出頻譜圖在主頻附近的第一根譜線是fclock fout，當(dāng)輸出為120MHz時(shí)，此譜線為180MHz。根據(jù)虛線所示的包絡(luò)可知此時(shí)兩根譜線不僅間隔小，且幅值相當(dāng)。為使信號(hào)發(fā)生器最終輸出的信號(hào)波形不產(chǎn)生失真，故必須在后級(jí)使用低通濾波。常用的低通濾波器有巴特沃茲低通濾波器、切比雪夫低通濾波器和橢圓低通濾波器等。綜合考慮，為保證帶內(nèi)信號(hào)的幅頻特性的平坦性，本設(shè)計(jì)中采用巴特沃茲低通濾波器。使用Multisim軟件中的Filter Wizard工具設(shè)計(jì)了一款低通濾波器，經(jīng)仿真和實(shí)際電路搭試，符合對DDS信號(hào)發(fā)生器的設(shè)計(jì)需要。 低通濾波器網(wǎng)絡(luò)分析儀測試結(jié)果 高速復(fù)雜控制實(shí)現(xiàn)當(dāng)使用FPGA對 AD9854 進(jìn)行高速并行控制時(shí)，必須嚴(yán)格按照 AD9854 的并行通信時(shí)序，使用各信號(hào)最小的有效時(shí)間要求，這是實(shí)現(xiàn)高速復(fù)雜控制的基礎(chǔ)。FPGA程序編寫完畢后，可先通過EDA仿真軟件驗(yàn)證并行通信的仿真結(jié)果，然后修正使之達(dá)到AD9854 對時(shí)序的要求。 AD9854并行通信時(shí)序表1 AD9854并行通信時(shí)序要求名稱最小時(shí)間描述tASU地址總線設(shè)置至WR信號(hào)有效時(shí)間tDSU數(shù)據(jù)總線設(shè)置至WR信號(hào)有效時(shí)間tAHD0ns地址總線保持至WR信號(hào)無效時(shí)間tDHD0ns數(shù)據(jù)總線保持至WR信號(hào)無效時(shí)間tWRLOWWR信號(hào)置低時(shí)間tWRHIGH7nsWR信號(hào)置高時(shí)間tWR寫數(shù)據(jù)時(shí)間。時(shí)序的極限要求如表1所示。通過對照仿真結(jié)果與表1中對 AD9854 并行通信時(shí)序中的各個(gè)最小時(shí)間的要求，對程序進(jìn)行優(yōu)化，從而實(shí)現(xiàn)對DDS的高速復(fù)雜控制。在注意并行通信時(shí)序的同時(shí)，在對 AD9854 進(jìn)行各種模式的控制過程中，必須減少對無關(guān)寄存器的操作。AD9854中共有40個(gè)寄存器，在實(shí)現(xiàn)某一特定模式時(shí)，并不是所有的寄存器都是非用不可的。所以要針對不同的模式，對不同的寄存器進(jìn)行操作，從而縮短并行通信的數(shù)據(jù)長度，提高通信的效率，實(shí)現(xiàn)高速復(fù)雜控制。第四章 系統(tǒng)硬件設(shè)計(jì) 系統(tǒng)總體設(shè)計(jì) 信號(hào)源總體結(jié)構(gòu)框圖300MHz參考FPGA 控制ADL5530放大器HMC307QS16數(shù)字衰減器AD9854DDS單片機(jī)及鍵盤顯示50Ω輸出DDS單元是系統(tǒng)的核心，本系統(tǒng)使用的AD9854是最高工作時(shí)鐘頻率為300 MHz，是功能非常強(qiáng)大的直接數(shù)字頻率合成器。一般情況下，DDS時(shí)鐘頻率的40%為實(shí)際輸出波形的最高頻率，AD9854時(shí)鐘頻率300 MHz，則輸出波形的最高頻率可達(dá)120 MHz。AD9854的各類參數(shù)，符合信號(hào)源的性能要求，所以選擇AD9854用于該信號(hào)源中。采用EP1C6Q240C8N型FPGA對AD9854進(jìn)行控制，MSP430F449型單片機(jī)作為系統(tǒng)的通信模塊處理芯片。 AD9854模塊硬件設(shè)計(jì)，各個(gè)管腿按照指定的方式進(jìn)行連接，分別對模擬部分和數(shù)字部分進(jìn)行供電。并且使用1N4148二極管來防止電源接反，提高了可靠度。使用時(shí)鐘采用30MHz有源晶振，在AD9854內(nèi)部采用10次倍頻，從而達(dá)到300MHz 的系統(tǒng)時(shí)鐘。同時(shí)留有時(shí)鐘外部接口，可以由外部頻率源進(jìn)行輸入。提供外部調(diào)制接口，可由外部TTL電平進(jìn)行調(diào)制。輸出端是雙路正交輸出，經(jīng)過120MHz巴特沃茲低通濾波器。控制接口由20針I(yè)DE接