基于vhdl的數字電子鐘系統設計(編輯修改稿)

　

【文章內容簡介】 clks : std_logic:=39。139。signal sets : std_logic:=39。139。signal alarms : std_logic:=39。139。 signal sa : integer :=0。 signal ss : integer :=0。 signal qts : integer :=0。 signal clk1 : std_logic。 signal sx : integer :=0。 signal sy : integer :=0。 constant clk_period : time := 1ms。 ponent second port( clks : in std_logic。 sets : in std_logic。 alarms : in std_logic。 sa : in integer range 0 to 59。 ss : in integer range 0 to 59。 qts : out integer range 0 to 59。 clk1 : out std_logic。 sx : out integer range 0 to 59。 sy : out integer range 0 to 59)。 end ponent。 begin DUT :second port map(clks,sets,alarms,sa,ss,qts,clk1,sx,sy)。 clk_process :process begin clks = 39。139。 wait for clk_period/2。 clks = 39。039。 wait for clk_period/2。 end process。 Stimulus process stim_proc: process begin sets=39。139。 wait for clk_period*10。 sets = 39。039。 wait。 alarms=39。139。 wait。 sa=0。 wait。 ss=0。 wait for clk_period*10。 wait。 end process。END。 Minute模塊library ieee。use 。use 。entity minute isport ( clkmn: in std_logic。 setmn: in std_logic。 alarmmn: in std_logic。 mna: in integer range 0 to 59。 mns: in integer range 0 to 59。 qtmn: out integer range 0 to 59。 clk2: out std_logic。 mnx: out integer range 0 to 59 。 mny: out integer range 0 to 59) 。 end minute。architecture fen of minute issignal qmn:integer range 0 to 59。begin process(clkmn,setmn,mns) begin if setmn=39。139。 then if mns=0 then qmn=qmn。 else qmn=mns。 end if。elsif(clkmn39。event and clkmn=39。139。) then if(qmn=59) then qmn=0。 clk2=39。139。 elsif qmn59 then qmn=qmn+1。 clk2=39。039。 end if。 end if。end process。process(alarmmn,mna)beginif alarmmn=39。139。 then mnx=mna。end if。end process。qtmn=qmn。 mny=qmn。end fen。分testbench:library ieee。use 。use 。entity test is end test。architecture one of test issignal clkmn : std_logic:=39。039。signal setmn : std_logic:=39。039。signal alarmmn : std_logic:=39。139。 signal mna : integer :=30。 signal mns : integer :=12。 signal qtmn : integer :=0。 signal clk2 : std_logic。 signal mnx : integer :=0。 signal mny : integer :=0。 constant clk_period : time := 1ms。 ponent minute port( clkmn : in std_logic:=39。139。 setmn : in std_logic:=39。139。 alarmmn : in std_logic:=39。139。 mna : in integer:=0。 mns : in integer:=0。 qtmn : out integer:=0。 clk2 : out std_logic。 mnx : out integer:=0。 mny : out integer:=0)。 end ponent。 begin DUT :minute port map(clkmn,setmn,alarmmn,mna,mns,qtmn,clk2,mnx,mny)。 clk_process :process begin clkmn = 39。139。 wait for clk_period/2。 clkmn = 39。039。 wait for clk_period/2。 end process。 Stimulus process stim_proc: process begin setmn=39。139。wait for clk_period*100。setmn = 39。039。wait for clk_period*100。alarmmn=39。139。wait for clk_period*100。mna=0。wait for clk_period*100。mns=0。wait for clk_period*100。wait。 end process。END。 Hour模塊：library ieee。use 。use 。entity hour isport ( clkh: in std_logic。 seth: in std_logic。小時調制時間信號 alarmh: in std_logic。鬧鈴調制信號 ha: in integer range 0 to 23。預定小時時間 hs: in integer range 0 to 23。預置開始時間 qth: out integer range 0 to 23 。輸出當前小時時間 clk3: out std_logic 。輸出作為天模塊的時鐘信號 hx: out integer range 0 to 23。鬧鈴對比 hy: out integer range 0 to 23) 。輸出時間對比end hour。architecture shi of hour issignal qh:integer range 0 to 23。begin process(clkh,seth,hs) begin if seth=39。139。then 高電平調制 if hs=0 then qh=qh 。 else qh=hs。 end if。elsif(clkh39。event and clkh=39。139。) then if(qh=23) then qh=0。clk3=39。139。 elsif qh23 then qh=qh+1。 clk3=39。039。小時計數 end if。 end if。end process。process(alarmh,ha)beginif alarmh=39。139。 then hx=ha。 鬧鈴高電平調制end if。end process。qth=qh。 hy=qh。end shi。小時testbenchlibrary ieee。use 。use 。entity test is end test。architecture one of test issignal clkh : std_logic:=39。039。signal seth : std_logic:=39。039。signal alarmh : std_logic:=39。139。 signal ha : integer :=12。 signal hs : integer :=8。 signal qth : integer :=0。 signal clk3 : std_logic。 signal hx : integer :=0。 signal hy : integer :=0。 constant clk_period : time := 1ms。 ponent hour port( clkh : in std_logic:=39。139。 seth : in std_logic:=39。139。 alarmh : in std_logic:=39。139。 ha : in integer:=0。 hs : in integer:=0。 qth : out integer:=0。 clk3 : out std_logic。 hx : out integer:=0。 hy : out integer:=0)。 end ponent。 begin DUT :hour port map(clkh,seth,alarmh,ha,hs,qth,clk3,hx,hy)。 clk_process :process begin clkh = 39。139。 wait for clk_period/2。 clkh = 39。039。 wait for clk_period/2。 end process。 Stimulus process stim_proc: process begin seth=39。139。wai