基于vhdl的數字鬧鐘設計(編輯修改稿)

　

【文章內容簡介】 lk,seth2)beginif clk39。event and clk=39。139。 thenif seth1=0010and seth2=0011 thenseth1=0000。elsif seth2=1001 thenseth1=seth1+1。end if。end if。end process sethour1。sethour2:process(clk,md1,md2,seth1)beginif clk39。event and clk=39。139。 thenif (seth1=0010and seth2=0011)or seth2=1001then 選題背景10seth2=0000。elsif md1=39。139。 and md2=00 thenseth2=seth2+1。end if。end if。end process sethour2。時間設置分鐘部分 setmin1:process(clk,setm2)beginif clk39。event and clk=39。139。 thenif setm1=0101and setm2=1001thensetm1=0000。elsif setm2=1001thensetm1=setm1+1。end if。end if。end process setmin1。setmin2:process(clk,md1,md2)beginif clk39。event and clk=39。139。thenif setm2=1001thensetm2=0000。elsif md1=39。139。 and md2=01thensetm2=setm2+1。end if。end if。end process setmin2。鬧鈴speaker:process(clk,hou1,hou2,min1,min2)beginif clk39。event and clk=39。139。thenif seth1=hou1 and seth2=hou2 and setm1=min1 and setm2=min2 thenclken=39。139。else clken=39。039。end if。end if。end process speaker。disp:process(md1,hou1,hou2,min1,min2,sec1,sec2,seth1,seth2,setm1,setm2)beginif md1=39。039。 then計時時間顯示和設置模式h1=hou1。h2=hou2。m1=min1。m2=min2。s1=sec1。s2=sec2。else 鬧鈴時間現實和設置模式h1=seth1。h2=seth2。m1=setm1。m2=setm2。s1=1111。s2=1111。end if。end process disp。end one。第四章 模塊電路設計113）樂曲演奏模塊：LIBRARY IEEE。USE 。USE 。ENTITY Speakera IS PORT ( clk : IN STD_LOGIC。 Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。 SpkS : OUT STD_LOGIC )。END。ARCHITECTURE one OF Speakera IS SIGNAL PreCLK, FullSpkS : STD_LOGIC。BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0) 。 BEGIN PreCLK = 39。039。 將 CLK 進行 16 分頻，PreCLK 為 CLK 的 16 分頻 IF Count411 THEN PreCLK = 39。139。 Count4 := 0000。 ELSIF clk39。EVENT AND clk = 39。139。 THEN Count4 := Count4 + 1。 END IF。 END PROCESS。 GenSpkS : PROCESS(PreCLK, Tone) 11 位可預置計數器 VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0)。BEGIN IF PreCLK39。EVENT AND PreCLK = 39。139。 THEN IF Count11 = 167FF THEN Count11 := Tone 。 FullSpkS = 39。139。 ELSE Count11 := Count11 + 1。 FullSpkS = 39。039。 END IF。 END IF。 END PROCESS。 DelaySpkS : PROCESS(FullSpkS)將輸出再 2 分頻，展寬脈沖，使揚聲器有足夠功率發音 VARIABLE Count2 : STD_LOGIC。BEGIN IF FullSpkS39。EVENT AND FullSpkS = 39。139。 THEN Count2 := NOT Count2。 IF Count2 = 39。139。 THEN SpkS = 39。139。 ELSE SpkS = 39。039。 END IF。 END IF。 END PROCESS。END。LIBRARY IEEE。USE 。USE 。ENTITY NoteTabs IS PORT (clk : IN STD_LOGIC。 ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) )。END。ARCHITECTURE one OF NoteTabs ISCOMPONENT MUSIC 音符數據 ROM PORT(address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 選題背景12 inclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。END COMPONENT。 SIGNAL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0)。BEGIN CNT8 : PROCESS(clk,Counter) BEGIN IF Counter=138 THEN Counter = 00000000。 ELSIF (clk39。EVENT AND clk = 39。139。) THEN Counter = Counter+1。 END IF。 END PROCESS。 u1 : MUSIC PORT MAP(address=Counter , q=ToneIndex, inclock=clk)。 END。LIBRARY IEEE。USE 。ENTITY ToneTaba IS PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) 。 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0)。 en : IN STD_LOGIC)。END。ARCHITECTURE one OF ToneTaba ISBEGINPROCESS(Index,en) BEGINIF en=39。039。 THEN Tone=11111111111。使能信號 ELSE CASE Index IS 譯碼電路，查表方式，控制音調的預置數 WHEN 0000 = Tone=11111111111 。 WHEN 0001 = Tone=01100000101 。 WHEN 0010 = Tone=01110010000 。 WHEN 0011 = Tone=10000001100 。 WHEN 0101 = Tone=10010101101 。 WHEN 0110 = Tone=10100001010 。 WHEN 0111 = Tone=10101011100 。 WHEN 1000 = Tone=10110000010 。 WHEN 1001 = Tone=10111001000 。 WHEN 1010 = Tone=11000000110 。 WHEN 1100 = Tone=11001010110 。 WHEN 1101 = Tone=11010000100 。 WHEN 1111 = Tone=11011000000 。 WHEN OTHERS = NULL。 END CASE。END IF。 END PROCESS。END。LIBRARY ieee。USE 。LIBRARY altera_mf。USE 。ENTITY music ISPORT第四章 模塊電路設計13( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。inclock : IN STD_LOGIC 。q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。END music。ARCHITECTURE SYN OF music ISSIGNAL sub_wire0 : STD_LOGIC_VECTOR (3 DOWNTO 0)。COMPONENT altsyncramGENERIC (intended_device_family : STRING。width_a : NATURAL。widthad_a : NATURAL。numwords_a : NATURAL。operation_mode : STRING。outdata_reg_a : STRING。address_aclr_a : STRING。outdata_aclr_a : STRING。width_byteena_a : NATURAL。init_file : STRING。lpm_hint : STRING。lpm_type : STRING)。PORT ( clock0 : IN STD_LOGIC 。address_a : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。q_a : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。END COMPONENT。BEGINq = sub_wire0(3 DOWNTO 0)。altsyncram_ponent : altsyncramGENERIC MAP (intended_device_family = Cyclone,width_a = 4,widthad_a = 8,numwords_a = 256,operation_mode = ROM,outdata_reg_a = UNREGISTERED,address_aclr_a = NONE,outdata_aclr_a = NONE,width_byteena_a = 1,init_file = ,lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=rom2,lpm_type = altsyncram)PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0)。END SYN。 選題背景14第五章 實驗結果 實驗概述本