對高速模冪乘算法硬件研究與開發(fā)畢業(yè)設計(編輯修改稿)

　

【文章內容簡介】 RESET : in STD_LOGIC。 SP : in STD_LOGIC_VECTOR(2 downto 0 )。 E : in STD_LOGIC_VECTOR( 2047 downto 0 ) )。 end MMUL_32。 模乘模塊實現(xiàn) 模乘的頂層模塊模塊MMUL_32為模乘的頂層模塊，它調用的模塊有存儲模塊MEM_RAM9_12RAM10_12RAM128_16，模乘控制模塊MMUL_CTRL32，模乘運算模塊MMUL_OP32。模塊之間操作關系圖如下： 模乘頂層模塊圖1) 模乘頂層模塊說明：摸乘控制模塊控制的運算是：Function M(A,B)Z0←0 For i =0 to s do λi= (Zi+aib0) n/L mod R Zi+1=Zi +aiB+λin Zi+1=Zi+1 /R Endfori 其中n/L=n/ mod R。 運算過程中，運算模塊主要執(zhí)行乘法和加法操作，寄存器存儲運算中間結果，存儲器存儲運算中間結果及最終結果。控制模塊同時控制其它模塊的運行和操作。 2) 模乘頂層模塊端口定義如下：library IEEE。use 。use 。use 。entity MMUL_32 is port ( C40M_CLK : in STD_LOGIC。 CLK : in STD_LOGIC。 CLK20_SP : in STD_LOGIC。 CLK_N : in STD_LOGIC。 E_MODMUL : in STD_LOGIC。 MMUL_OV : out STD_LOGIC。 NL : in STD_LOGIC_VECTOR(31 downto 0 )。 RESET : in STD_LOGIC。 SP : in STD_LOGIC_VECTOR(2 downto 0 ) )。end MMUL_32。 模乘運算模塊模塊MMUL_OP32為運算模塊，主要用2個32位乘法器和4個32位加法器來實現(xiàn)Montgomery算法。如圖所示： 模乘運算模塊圖1) 運算模塊功能分析若要實現(xiàn)Zi+1=Zi +aiB+λin，設B和n為128bit數(shù)據(jù)，Zi，ai，λi均為32bit。而可提供的乘法器與加法器的位數(shù)為32位，并且乘法器為2個，加法器為4個。要完成這個功能，請見如下時序圖，圖 運算模塊時序簡圖B和n為128bit數(shù)據(jù)，那么可得i = 4。B分為B0,B1,B2,B3,同樣n分為n0,n1,n2,n3。Zi分為Zi_0,Zi_1,Zi_2,Zi_3。當i=0時，Z0=0，Z1_0=a0 * B0＋λ0 * n0， ，在第一周期，做a0 * B0，λ0 * n0，且把兩個結果取出低32位做加法運算。，是就是為什么乘法器與加法器中間有個寄存器的原因，通過這個寄存器，可以暫時讓高32位數(shù)據(jù)不進入加法器的輸入。那么這結果的高32位在什么時候用呢，在第二周期。如下，Z1_1=a0*B1 + λ0 * n1,這時，在第二周期，做a0 * B1，λ0 * n1，可知，分別能得到64位數(shù)據(jù)，那么低32便和第一周期得到的高32位數(shù)做加，得到兩個加法過后的結果。之后，這兩個結果再進行加法運算。當然，兩輪的加法操作都在一個周期完成。第三，第四，乃到第N周期都是同樣的操作。但是，最右下角的那個加法器有什么用呢，請看這式子：Zi+1=Zi +aiB+λin，Zi這個數(shù)只有當i=0時，才為0，其它時候都是有值的，所以右下角的加法器就用來寄存Zi的32為數(shù)值。模乘運算模塊端口定義如下：entity MMUL_OP32 is port ( CAL40_CLK : in STD_LOGIC。 CLK : in STD_LOGIC。 CLK20_SP : in STD_LOGIC。 CLK_N : in STD_LOGIC。 MMUL_SCYC : in STD_LOGIC_VECTOR(5 downto 0 )。 NL : in STD_LOGIC_VECTOR(31 downto 0 )。 RAM10_ : in STD_LOGIC_VECTOR(127 downto 0 )。 RAM1 : in STD_LOGIC_VECTOR(127 downto 0 )。 RAM9_ : in STD_LOGIC_VECTOR(127 downto 0 )。 RAM_D : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM_ : in STD_LOGIC_VECTOR(127 downto 0 )。 RESET : in STD_LOGIC。 SCYCDT : in STD_LOGIC_VECTOR(5 downto 0 )。 XX_E1 : in STD_LOGIC。 XX_E2 : in STD_LOGIC。 Z2_EE : out STD_LOGIC。 Z4_EE : out STD_LOGIC。 ZSEL_OV : out STD_LOGIC )。 模乘控制模塊模塊MMUL_CTRL32為控制模塊，主要控制模乘的運算過程。通過公式Z0←0 For i =0 to s do λi= (Zi+aib0) n/L mod R Zi+1=Zi +aiB+λin Zi+1=Zi+1 /R Endfori可以看出，S0為初始態(tài)，YY計算λi，S6,S9計算出Zi+1，E2_20_MCK狀態(tài)是對運算時鐘的選擇，運算時鐘可以選擇20M或41M，S10,S11表示操作結束。如下圖如示： MMUL_OP32模塊狀態(tài)圖控制模塊端口實現(xiàn)：library IEEE。use 。use 。use 。entity MMUL_CTRL32 is port ( E_MODMUL : in STD_LOGIC。 CLK : in STD_LOGIC。 RESET : in STD_LOGIC。 MMUL_SCYC : in STD_LOGIC_VECTOR(5 downto 0 )。 SCYCDT : out STD_LOGIC_VECTOR(5 downto 0 )。 R9ADR : out STD_LOGIC_VECTOR(3 downto 0 )。 R10ADR : out STD_LOGIC_VECTOR(3 downto 0 )。 RADR : out STD_LOGIC_VECTOR(3 downto 0 )。 E_MMUL256 : in STD_LOGIC。 E_MMUL1024 : in STD_LOGIC。 E_MMUL2048 : in STD_LOGIC。 XX_E1 : out STD_LOGIC。 XX_E2 : out STD_LOGIC。 RAM_WE : out STD_LOGIC。 R1ADR : out STD_LOGIC_VECTOR(3 downto 0 )。 ZSEL_OV : in STD_LOGIC。 Z4_EE : in STD_LOGIC。 WADR : out STD_LOGIC_VECTOR(3 downto 0 )。 Z2_EE : in STD_LOGIC。 MMUL_OV : out STD_LOGIC。 CLK20_SP : in STD_LOGIC )。end MMUL_CTRL32。 模乘存儲模塊由8個128BIT*16的存儲器組成，主要存儲最終的運算結果，運算結果可以為256BIT,1024BIT,2048BIT。模塊端口定義：library WORK。library IEEE。use 。use 。use 。use 。entity MEM_8 is port ( CLK : in STD_LOGIC。 RAM1_CEN : in STD_LOGIC。 RAM1_WE : in STD_LOGIC。 RAM1ADR : in STD_LOGIC_VECTOR(3 downto 0 )。 RAM1 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM2_CEN : in STD_LOGIC。 RAM2_WE : in STD_LOGIC。 RAM2ADR : in STD_LOGIC_VECTOR(3 downto 0 )。 RAM2 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM3_CEN : in STD_LOGIC。 RAM3_WE : in STD_LOGIC。 RAM3ADR : in STD_LOGIC_VECTOR(3 downto 0 )。 RAM3 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM4_CEN : in STD_LOGIC。 RAM4_WE : in STD_LOGIC。 RAM4ADR : in STD_LOGIC_VECTOR(3 downto 0 )。 RAM4 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM5_CEN : in STD_LOGIC。 RAM5_WE : in STD_LOGIC。 RAM5ADR : in STD_LOGIC_VECTOR(3 downto 0 )。 RAM5 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM6_CEN : in STD_LOGIC。 RAM6_WE : in STD_LOGIC。 RAM6ADR : in STD_LOGIC_VECTOR(3 downto 0 )。 RAM6 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM7_CEN : in STD_LOGIC。 RAM7_WE : in STD_LOGIC。 RAM7ADR : in STD_LOGIC_VECTOR(3 downto 0 )。 RAM7 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM8_CEN : in STD_LOGIC。 RAM8_WE : in STD_LOGIC。 RAM8ADR : in STD_LOGIC_VECTOR(3 downto 0 )。 RAM8 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM_INH : in STD_LOGIC_VECTOR(127 downto 0 )。 RAM_INL : in STD_LOGIC_VECTOR(127 downto 0 ) )。end MEM_8。存儲器說明：該存儲模塊內，包含8個16*128的存儲器，時序圖如下， 存儲器RAM的操作時序圖信號說明：wren為寫使能，data為輸入數(shù)據(jù)信號，address為地址信號，clock為時鐘，clken相當于存儲RAM的片選使能。 4 前仿測試及FPGA測試的實驗過程詳述 前仿測試 測試說明本設計能支持256bit,1024bit,2048bit,三種規(guī)格的模密乘運算。每種規(guī)格都準備大中小三類數(shù)據(jù)進行前仿測試，仿真環(huán)境為ModsSim SE PLUS 。如下圖所示： 仿真環(huán)境ModsSim SE PLUS 預期結果與實際結果對比