基于dsp的數字濾波器畢業論文(編輯修改稿)

　

【文章內容簡介】 第4章 數字濾波器硬件電路設計 本次設計采用5000系列的DSP通用型的芯片，5000系列的DSP具有更高的時鐘頻率、更低的價格和更加強大的運算功能，在數字濾波器系統的設計中采用了TI公司的一款高性能、低功耗的定點DSP:TMS320VC5402。該DSP具有較快的運算速度：運算速度最快可達532MPIS；采用了低功耗設計方式:，I/。數字濾波系統的具體方案框圖見圖41[6][2]。McBSP1McBSP2FLASHSRAMADC時鐘JTAG電源 TMS320VC5402圖41 數字濾波器系統方案框圖通常的設計中會采用5V供電并行的ADC(模數轉換)和DAC(數模轉換)芯片與DSP連接，傳輸數據過程中會占用總線的時間。考慮到TMS320VC5402的片上包含兩個McBSP(多通道緩沖串行口)接口，可以將這兩個通道模仿實現SPI的時序，因此本設計中采用了SPI接口器件，ADC芯片采用的是TLV1570，實現將需要濾波信號從模擬轉換到數字信號的實時采樣。 TMS320VC5402內部硬件結構 TMS320VC5402是定點的數字信號處理器。它采用先進的修正哈佛結構，片內共有8條16位的總線，其中包括4條程序/數據總線和4條地址總線[10[7]]。 CPU采用并行結構設計特點，使其能在一條指令周期內，高速地完成多項算術運算。CPU的基本組成如下:①40位算術邏輯運算單元(ALU)，包括一個40位桶形移位寄存器和2個獨立的40位累加器。②17X17位并行乘法器，與40位專用加法器相連，用于非流水線式單周期乘法/累加(做C)運算。③比較、選擇和存儲單元(CSSU)，用于加法/比較選擇。④指數編碼器，可以在單個周期內計算40位累加器中數值的指數。 DSP5402的片上外圍電路包括:通用I/O引腳(XF和BIO)，定時器，時鐘發生器，一個與外部處理器通信的8位的HPI(HostPortIneterface)接口，兩個多通道緩沖串行口McBSP(MultichannelBSP)。器片內存儲器的種類只要有以下幾種:雙訪問RAM(DARAM)，單訪問RAM(SRAM)和ROM。RAM一般映射在數據空間。DRAM一般由若干塊構成，由于每塊DARAM在一個機器周期內可以被訪問2次，中央處理單元和片內外設在一個周期內可以同時對其進行一次讀和一次寫操作。根據需要，通過改變處理器狀態寄存器的三個位MP/MC、OVYL和DROM來靈活地改變存儲器的配置。數據存儲空間還有一塊特殊的區域，00H~08H。這塊區域包含的是存儲器映像寄存器，它包含了DSP中所有的寄存器，可以通過讀這塊存儲器來了解各個寄存器的值，或者通過寫這塊寄存器來改變寄存器的值。因此編程時不能隨便向這個區域存儲數據，除非根據需要來改變相應寄存器的值，否則會導致程序運行結果錯誤。具有高度專業化的指令系統，包括單指令重復和塊指令重復操作，塊存儲器傳輸指令，32位長操作數指令，同時讀入2或3個操作數的指令，能并行存儲和并行加載的算術指令，條件存儲指令和從中斷快速返回。 復位電路設計 為了確保系統能夠穩定的工作，復位電路是系統中必不可少的電路。電源剛加上電時，TMS320VC5402芯片處于復位狀態，/RS為低使芯片復位。為使芯片初始化正確，一般應保證/RS為低至少持續3個CLKOUT周期。但是，在上電后，系統的晶體振蕩器一般需要幾百毫秒的穩定期，一般為100200ms。 對于實際的DSP應用系統，特別是產品化的DSP系統，其可靠性是一個不容忽視的問題。由于DSP系統的時鐘頻率較高，在運行時極有可能發生干擾和被干擾的現象，嚴重時系統可能會出現死機現象。 為了克服這種情況，除了在軟件上做一些保護措施外，硬件上也必須做相應的處理。硬件上最有效的保護措施就是采用具有監視(Wathcdog)功能的自動復位電路。自動復位電路除了具有上電復位功能外，還具有監視系統運行并在系統發生故障或死機時再次復位的功能。其基本原理就是通過電路提供一個高低電平發生變化的信號，如果在規定的時間內這個信號不發生變化，自動復位電路就認為系統運行不正常并重新對系統進行復位。根據上述原理，在本系統的設計中采用了ADM706TAR芯片。該芯片具有上電復位功能，電壓監測功能和看門狗功能[9]。 圖42 數字濾波器系統復位電路原理圖 時鐘電路設計 給DSP芯片提供時鐘一般有兩種方法。一種是利用DSP芯片內部所提供的晶振電路，在DSP芯片的Xl和X2/CLKIN之間連接一晶體可啟動內部振蕩器，晶體應為基本模式，且為并聯諧振。 另一種方法是將外部的時鐘源直接輸入X2/CLKIN引腳，X1懸空。采用封裝好的晶體震蕩器，這種方法使用方便，因此得到了廣泛的應用，只要在引腳4上加電壓，引腳2接地，就可以在引腳3上得到所需的時鐘。 圖43 DSP時鐘電路原理圖電源設計為了降低芯片的功耗，DSP5402芯片采用低電壓供電方式，并且采用內核電壓和I/0電壓分開的方式。TMS320VC5402芯片電源分為兩種，即內核電壓(CVdd)和I/O電壓(DVdd)，其中，I/。TMS320VC5402的電流消耗主要取決于器件的激活度，CVdd消耗的電流主要取決于CPU的激活度，外設消耗的電流取決于正在工作的外設及其速度。一般的，與CPU相比，外設消耗的電流比較小。時鐘電路也需要消耗一小部分的電流，而且這部分電流是恒定的，與CPU和外設的激活度無關。CVdd為器件的所有內部邏輯提供電流，包括CPU、時鐘電路和所有外設。DVdd只為外部接口引腳提供電壓，消耗的電流取決于外部輸出的速度和數量，以及在這些輸出上的負載電容。60mA，3QmA，因此可以得出該系統在全速工作的狀態下，最大功耗為25OmA。在本系統的設計中采用了兩片AMS1117來提供DSP芯片的I/O電源和內核電源。AMSl1l7為最大輸出電流可達800mA的LDO(LowDropoutVoltageRegulator)，、。由于LDO的功耗為(UIUO)IOI，而系統的輸入電壓為5V，為將低整個系統的功耗，而不是直接接到5V電源電壓上，這樣系統功耗將降低51mW。系統在工作狀態下，邏輯電平在不停的快速發生變化，因此系統的電源也會出現不同程度的波動，為保證系統的電源完整性，在輸入5V電源、在所有芯片的各個電源管腳處都增加了去禍電容。由于有兩個電源，需要考慮的一個問題是加電次序。理想情況下，DSP芯片上的兩個電源同時加電，但是在一些場合很難做到。如果不能做到同時加電，應先對DVdd加電，然后對CVdd加電。DVdd應不超過CVdd電壓2V。 JTAG接口設計 JTAG(JointTestActionGroup)是1985年制定的檢測PCB和IC芯片的一個標準，1990年被修改后成為IEEE的一個標準。通過這個標準，可對具有JTAG接口的芯片的硬件電路進行邊界掃描和故障檢測。具有JTAG接口的芯片，相關JTAG引腳的定義為:TCK為測試時鐘輸入。TDI為測試數據輸入，數據通過TDI引腳輸入JTAG接口。TDO為測試數據輸出，數據通過TDO引腳從JTAG接口輸出。TMS為測試模式選擇，TMS用來設置JTAG接口處于某種特定的測試模式。TRST為測試復位，輸入引腳，低電平有效。1 23 45 67 89 1011 1213 14 設計一個DSP系統，一般必須考慮系統的軟件硬件調試，調試DSP系統一般離不開DSP仿真器。而仿真器通過仿真接口實現與DSP之間的數據交互。設計仿真接口比較簡單，只要根據DSP芯片所提供的接口類型按照相應的接口標準即可。下圖為JTAG仿真接口定義[8]。 TRST GNDKEYGNDGNDGNDEMUI TMS TDI VCC TDO TCKRET TCK EMUO 圖 44 JTAG仿真接口定義 A/D轉換器件與DSP連接設計 A/D轉換接口電路設計 在A/D轉換器中，因為輸入的模擬信號在時間上是連續量，而輸出的數字信號代碼是離散量，所以進行轉換時必須在一系列選定的瞬間(亦即時間坐標軸上的一些規定點上)對輸入的模擬信號取樣，然后再把這些取樣值轉換為輸出的數字量。因此，一般的A/D轉換過程是通過取樣、保持、量化和編碼這四個步驟完成的。①取樣定理:在滿足取樣定理的條件下，可以用一個低通濾波器將信號還原為，這個低通濾波器的電壓傳輸系數在低于的范圍內應保持不變，而在以前應迅速下降為零。因此，取樣定理規定了A/D轉換的頻率下限。因為每次把取樣電壓轉換為相應的數字量都需要一定的時間，所以在每次取樣以后，必須把取樣電壓保持一段時間。可見，進行A/D轉換時所用的輸入電壓，實際上是每次取樣結束時的iv值。②量化和編碼:我們知道，數字信號不僅在時間上是離散的，而且在數值上的變化也不是連續的。這就是說，任何一個數字量的大小，都是以某個最小數量單位的整倍數來表示的。因此，在用數字量表示取樣電壓時，也必須把它化成這個最小數量單位的整倍數，這個轉化過程就叫做量化。所規定的最小數量單位叫做量化單位，用△表示。顯然，數字信號最低有效位中的1表示的數量大小，就等于△。把量化的數值用二進制代碼表示，稱為編碼。這個二進制代碼就是A/D轉換的輸出信號。 單片A/D轉換器的轉換精度是用分辨率和轉換誤差來描述的。①分辨率:它說明A/D轉換器對輸入信號的分辨能力，A/D轉換器的分辨率以輸出二進制(或十進制)數的位數表示。從理論上講，n位輸出的A/D轉換器能區分個不同等級的輸入模擬電壓，能區分輸入電壓的最小值為滿量程輸入的。在最大輸入電壓一定時，輸出位數愈多，量化單位愈小，分辨率愈高。例如A/D轉換器輸出為10位二進制數，輸入信號最大值為3V，那么這個轉換器應能區分輸入信號的最小電壓為3mV。②轉換誤差:表示A/D轉換器實際輸出的數字量和理論上的輸出數字量之間的差別。常用最低有效位的倍數表示。例如給出相對誤差163。1LSB，這就表明實際輸出的數字量和理論上應得到的輸出數字量之間的誤差小于最低位的一個字。 根據模數轉換器件的特點，在本數字濾波器系統中選擇了TI公司的TLV157O芯片。TLV1570在3V電壓下的采樣頻率為625KSPS，因此對于輸入信號來說最高頻率不能超過300K。系統的分辨率為3mV，最大誤差163。1LSB。下圖為TLV1570的功能時序圖。從功能時序圖可以看出該器件包含一個8通道輸入多路復用器，一個高速的10位ADC，一個內部的電壓參考源和一個高速的串行接口。 TLV1570的高速串行接口包含五根信號線:SCLK串行時鐘輸入、SDIN串行數據輸入、SDOUT串行數據輸出、FS幀同步信號、CS片選信號。其中每個取樣和轉換過程需要16個系統工作時鐘，因此只有當時，系統才能正常的工作。 McBSP接口設計 DSP5402具有兩個高速、全雙工、多通道緩沖串行接口(McBSP)其方便的數據流控制可使其與大多數同步串行外圍設備接口。McBSP是在標準串行接口的基礎上對功能進行擴展的，除了具有標準串口的功能特點外，其靈活性體現在以下幾個方面:①雙緩沖區發送，三緩沖區接收，允許連續數據流傳輸。②可與SPI、AC97等兼容設備直接接口。③可編程幀同步、數據時鐘極性，支持外部移位時鐘和內部頻率可編程移位時鐘。④擁有相互獨立的數據發送和接受幀同步脈沖和時鐘信號:⑤多通道發送和接收，最多可達128個通道，速度可為100Mbit/s。 DPS5402的McBSP串口工作于時鐘停止模式時與SPI協議兼容。當將McBSP配置為時鐘停止模式時，發送器和接收器在內部得到同步，這時McBSP可作為SPI的主設備或從設備。發送時鐘信號BCLKX對應于SPI協議中的串行時鐘SCK，發送幀同步信號對應于從設備的使能信號CS。在這種方式下對接收時鐘信號BCLKR和接收幀同步信號BFSR將不進行連接，因為它們的內部與BCLKX和BFSX相連接。 硬件平臺的調試與結果 DSP系統的開發是一個復雜的過程，在系統的設計和調試中不但需要數字信號處理方面的理論知識，而且還需要對各種DSP芯片、外圍硬件電路以及DSP開發工具等都具有豐富的實際開發經驗。當硬件平臺建立好后，重要工作就是硬件調試和軟件硬件聯調[11]。 硬件調試是檢測硬件平臺設計是否合理的重要方法，通過硬件調試能為后續軟件調試和系統的最終實現提供保障。由于本系統是一個基于DSP的系統，在系統