基于fpga的dds信號發生器的研究本科畢業論文(編輯修改稿)

　

【文章內容簡介】 須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片FPGA，不同的編程數據，可以產生不同的電路功能。因此，FPGA的使用非常靈活[12]。 軟件平臺Quartus II介紹 圖32 Quartus II軟件界面如圖32所示為Quartus II軟件的基本界面，Quartus II軟件是Altera的綜合開發工具，它集成了Altera的FPGA/CPLD開發流程中所涉及的所有工具和第三方軟件接口。Quartus II幾乎支持Altera現行的所有FPGA，在該集成開發環境中可以實現電路的設計、綜合、適配到最后形成下載文件以及在線配置FPGA，還能對電路進行功能仿真，對適配后形成的最終電路進行時序仿真。也就是說只要有了Quartus II這個集成開發環境，就基本上可以完成Altera公司FPGA開發過程中的所有工作。另外，為了方便設計，Quartus II還提供了免費LPM模塊供用戶調用，如計數器、存儲器、加法器、乘法器等。除了這些免費的LPM模塊外，Altera公司還開發了有償IP核提供給有需要的用戶使用。這些LPM模塊和IP核都大大簡化了設計過程，縮短了開發周期。Quartus II支持多種輸入方式，常用的有：（1）原理圖輸入：這種方法最直觀，適合頂層電路的設計；（2）硬件描述語言輸入：包括AHDL、VHDL及Verilog HDL輸入。采用硬件描述語言的優點易于使用自頂向下的設計方法、易于模塊規劃和復用、移植性強、通用性好。（3）網表輸入：對于在其他軟件系統上設計的電路，可以采用這種設計方法，而不必重新輸入，Quartus II支持的網表文件包括EDIF、VHDL及Verilog等格式。這種方法的優點是可以充分利用現有的設計資源。 本章小結本章主要對本次設計所選擇的開發平臺進行簡單介紹。FPGA因為其不僅可以解決電子系統小型化、低功耗、高可靠性等問題，而且其開發周期短、開發軟件投入少、芯片價格不斷降低，所以成為首選。軟件部分主要是對Quartus II進行簡單的介紹。第4章 系統實現 設計要求采用DDS技術設計一個信號發生器，其原理框圖如圖41所示： 圖41 DDS信號發生器原理框圖設計要求如下：具有產生正弦波、方波、三角波三種周期性波形；輸出信號頻率范圍1Hz~5MHz，重復頻率可調，頻率步進間隔小于等于1Hz；~10V（峰峰值），信號幅值和直流偏移量可數控調節；具有穩幅輸出功能，當負載變化時，輸出電壓幅度變化不大于177。3%（負載電阻變化范圍：50Ω~正無窮）；具有顯示輸出波形類型、重復頻率等功能。 系統方案論證與比較 產生DDS信號波形方案的選擇目前主流的DDS信號發生器方案有兩種：方案一、采用專用DDS集成芯片實現的信號發生器；方案二、采用單片機+FPGA實現的DDS信號發生器。比較這兩種方案，專用DDS芯片內部的波形數據存放在ROM型存儲器中，波形數據無法修改故而只能產生固定波形的信號，但系統比較容易實現。而采用單片機+FPGA實現的DDS信號發生器則是將波形數據存儲器改為FPGA上的RAM行存儲器，波形信號能實時改變，在利用單片機系統進行控制和處理后，能實現DDS任意波形發生器，功能更加完善，更新更加方便。故本設計選用方案二。 單片機處理器比較選擇方案一：采用AT89C51單片機處理電路，其擁有并行I/O口32個，對于實際應用來說遠遠不夠，且不具備自帶AD、DA，使得電路結構復雜。方案二：C8051F360單片機內部資源非常豐富，是目前功能最全、速度最快的51內核SoC單片機之一，包括告訴8051微處理器內核，擴充終端處理系統，256字節內部RAM，1024字節XRAM和32KB的閃速存儲器，多達39個I/O引腳，兩個內部振蕩器和片內調試電路，能很好的完成本系統所需的單線程，鍵盤功能分支程序控制。 在本設計中選用方案二。 系統理論分析及設計 總體設計本設計采用單片機+FPGA實現的DDS信號發生器，整個DDS信號發生器由單片機子系統、FPGA子系統、模擬子系統三部分組成，系統原理框圖如下圖42所示：圖42系統原理框圖 主要技術參數的分析與確定DDS信號發生器的技術指標取決于DDS系統的時鐘頻率、相位累加器的位數、波形數據表的長度等參數，下面對這些參數進行討論，以選擇適合的模擬電路元件以實現高質量的DDS信號。輸出帶寬當頻率控制字M=1時，輸出信號的最低頻率為 （41）式中，為參考時鐘頻率，N為相位累加器的位數。當N取很大值時，最低輸出頻率可以認為達到DDS最低頻率的零頻。DDS的最高輸出頻率由參考時鐘周期和一個周期波形采樣點數決定，若采樣點數為X，則最高輸出頻率為 （42）頻率分辨率頻率分辨率由下式決定： （43）在此式中，當N取值足夠大時，DDS信號可以達到很高的信號分辨率。 DDS信號的質量由于DDS信號發生器采用全數字設計，不可避免在采樣時會帶來D/A產生的幅度量化噪聲和相位累加運算截斷產生的相位噪聲。改善DDS信號質量的主要方法有：增加波形存儲器和D/A的字寬；增加每個周期數據的樣本數，提高外部參考時鐘頻率和通過低通濾波器來改善輸出信號質量。綜合上述討論和對器件成本以及硬件系統復雜度的考慮，DDS子系統的參數確定如下：1． 參考時鐘頻率：40MHz；2． 頻率控制字的位寬：32位；3． 相位累加器的位寬：32位；4． 波形存儲器的地址位寬：8位；5． 波形存儲器的數據位寬：8位。 數字部分電路設計該DDS信號發生器的數字部分包括單片機子系統、FPGA、高速D/A轉換器、人機接口（12864點陣式LCD模塊和44矩陣式鍵盤）。單片機子系統需要完成鍵盤輸入、液晶顯示、向FPGA傳送數據、輸出信號幅值和直流偏移量的數字控制等功能。本設計中DDS信號發生器的鍵盤主要用于選擇信號波形、輸入頻率值、控制輸出信號幅值和直流偏移量。0～9鍵用于輸入頻率值，其中0～3鍵還用于選擇輸出波形；Hz鍵用于輸入給定頻率值的確認鍵；波形選擇鍵用于選擇波形；A+鍵用于增加信號幅值，A鍵用于減少信號幅值,D+鍵用于增加直流偏移量，D鍵用于減少直流偏移量。單片機控制程序包括主程序和鍵盤終端服務程序。主程序完成初始化和鍵值輸入處理功能，鍵盤終端服務程序只完成鍵值讀入功能。鍵盤終端中斷程序完成鍵盤中斷服務。FPGA內部的DDS子系統包括地址譯碼電路、LCD模塊接口、44鍵盤接口和DDS子系統。其中地址譯碼器用來產生外部數據存儲器和I/O接口的片選信號，LCD模塊LCD12864與單片機之間采用并行接口將單片機處理后的數據顯示出來，44鍵盤接口電路包括分頻電路、鍵盤掃描電路、行值編碼器和消抖電路實現按鍵轉換成二進制編碼、鍵值數據端口與單片機總線接口連通、鍵值有效時的中斷信號和消抖功能，DDS子系統由頻率字寄存器、相位累加器、波