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基于verilog的fpga的電子密碼鎖的設計(編輯修改稿)

2025-12-14 05:27 本頁面

　

【文章內容簡介】 T_R2。 reg clk2。 reg [7:0] passed。 reg [7:0] alarmed。 /*輸入與輸出的聲明部分，其中， clk0 為輸入的時鐘信號， resetb 為密碼舒服的輸入信號，key 為輸入命令，需注意的時， key 并不是總在表示密碼，也表示密碼的間隔，如當輸入 4 位密碼后需要一個確認“ enter”信號，當密碼輸入錯誤時，需要取消“ cancel”信號，這些信號之間在設計中通過有限狀態轉換機實現。 */ parameter PASSWORD=1639。b0001000100010001。//盛放密碼的參數 reg [15:0] password。//輸入數值盛放寄存器 //輸入的數字編碼 always @( posedge clk1 ) begin //檢測線路的下降沿 RXBuf1 = one1。 one = ~(RXBuf1 amp。 ( ~one1 ))。 // RXFall1=RXFall。 end //消除多重按鍵 always @( posedge clk1 ) begin //檢測線路的下降沿 RXBuf0 = zero1。 zero = ~(RXBuf0 amp。 ( ~zero1 ))。 // RXFall1=RXFall。 end //消除多重按鍵 always @( posedge clk1 ) begin //檢測線路的下降沿 RXBuf2 = two1。 two = ~(RXBuf2 amp。 ( ~two1 ))。 // RXFall1=RXFall。 end //消除多重按 always @( posedge clk1 ) begin //檢測線路的下降沿 RXBuf3 = three1。 three = ~(RXBuf3 amp。 ( ~three1 ))。 // RXFall1=RXFall。 end //消除多重按鍵 always @( posedge clk1 ) begin //檢測線路的下降沿 RXBuf4 = four1。 four = ~(RXBuf4 amp。 ( ~four1 ))。 // RXFall1=RXFall。 end //消除多重按鍵 reg [2:0]main_state。//主狀態 reg [2:0]next_state。//下一個狀態 //主有限狀態轉換機的三個狀態： waits、 pass、 alarm parameter waits=339。b001, pass=339。b010, alarm=339。b100。 reg [2:0]sub_state。 reg [2:0]next_sub_state。 //主有限狀態轉換機的三個狀態： first、 second、 third、 fourth、 finish。 parameter first=339。b000, second=339。b001, third=339。b010, fourth=339。b011, finish=339。b100。 //通過計時寄存器 reg [7:0]pass_count。 //警報計時寄存器 reg [10:0] alarm_count。 //嘗試次數寄存器 reg [1:0]try_count。 //輸入狀態寄存器： error 和 correct reg error。 reg correct。 //以上為中間狀態的一些寄存器和一些所用到的參數 //主機狀態機部分 always @(posedge clk0) begin CNT_R2 = CNT_R2 + 139。b1。 if(CNT_R2 4000000) begin clk1 = 1。 end else begin clk1 = 0。 end end always@(main_state or correct or error) begin case(main_state) waits: if(correct==1) //由 waits 轉換到 pass 的條件 next_state=pass。 else if(error==1amp。amp。try_count==1) next_state=alarm。 //由 waits 轉換到 alarm 的條件 else next_state=waits。 pass: if(pass_count[7]==1)//由 pass 轉換到 waits 的條件 next_state=waits。 else next_state=pass。 alarm: if(alarm_count[10]==1)// 由 alarm 轉換到 waits 的條件 next_state=waits。 else next_state=alarm。 waits next_state=waits。 endcase end //狀態轉換 always@(posedge clk1 or negedge resetb) begin if(!resetb) main_state=waits。 else main_state=next_state。 end //輸出控制部分 always@(posedge clk1 or negedge resetb) begin if(!reset

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