基于fpga的嵌入式edk開發技術(編輯修改稿)

　

【文章內容簡介】 且讀寫速率也達不到工作時鐘的頻率。 sdram控制器的作用就是將 sdram存儲器的初始化、刷新、地址轉換、數據讀取等操作封裝起來，讓使用者將其看成系統黑盒，讀數直接按地址訪問，寫數直接往目的地址賦值即可。 Xilinx提供了 sdr sdram控制器的 IP Core，在 XPS中，直接將其添加到 OPB 總線上即可。 sdr sdram控制器的內部結構以及與 OPB 總線的接口如圖 912 所示。 圖 912 sdram控制器和 OPB 總線的連接示意圖 sdram控制器完整的信號端口列表如表 99 所列。其中 C_SDRAM_DWIDTH為sdram存儲器的數據 寬度， C_SDRAM_AWIDTH為 sdram存儲器的地址寬度，C_SDRAM_BANK_ AWIDTH 為存儲器 BANK的地址。 表 99 sdr sdram控制器的端口信號列表 sdram控制器支持不同數據位寬的讀、寫模式，且不同位寬以及不同刷新模式下的讀寫時序和配置都是不同的。例如，突發模式下 16比特數據位寬的 sdram控制器讀寫時序如圖 913和圖 914所示。 圖 913 16 比特突發模式讀數據的時序邏輯圖 圖 914 16 比特突發模式寫數據的時序邏輯圖 2） sdr sdram控制器驅動 在嵌入式系統中， sdr sdram控制器對于用戶來講是透明的，即用戶在功能使用上沒有初始化、刷新等操作，直接用 IO 讀寫函數讀寫相應的地址即可?；镜?IO讀寫函數在文件 ，其本質就是簡單的指針賦值語句， 32 比特位寬的讀寫函數如下所示。 define XIo_In32(InputPtr) (*(volatile Xuint32 *)(InputPtr)) define XIo_Out32(OutputPtr, Value) (*(volatile Xuint32 *)((OutputPtr)) = (Value)) 因此在操作 sdram時，只需添加下列兩個頭文件。其中， 函數， 文件則給出了 sdram存儲器的基地址。 include include 系統設計方案 1．嵌入式總線介紹 總線是多組信號的有效組合，處理器和周邊設備通過總線地址、數據以及片選控制等信號進行通信。根據對總線的控制，可將外 設分為仲裁設備、主設備、從設備以及主 /從設備（橋）。 Xilinx嵌入式系統中的總線可分為 3 類：片外設備總線（ OPB）、本地存儲器總線（ LMB）以及快速簡單連接總線（ FSL），分別用于訪問低速外設、片內高速存儲器以及高速外設。 OPB總線能在不影響 OPB 仲裁器和其余設備的基礎上添加周圍設備，同步于系統時鐘，共享 32位地址總線、 32位數據總線，支持主設備和從設備之間單一周期數據傳送。 LMB 總線提供單時鐘訪問片內雙口 RAM，并提供了簡單的同步協議。 PLB 總線是 PowerPC 的高帶寬總線， 64位數據總線寬 度，分離的地址、讀寫數據總線，具備分別傳輸的能力。同時執行的讀寫傳輸能最有效利用總線，在單周期內可傳輸兩個數據；此外， PLB 總線地址通道能疊加一個新的寫請求到一個正在執行的寫操作上，以及最多 3 個讀請求到正在執行的讀操作上，從而減少總線反映時間。 MicroBlaze軟核的系統總線有 LMB、 OPB總線，指令和數據分開。 LMB總線用于訪問片內存儲器的數據和指令， OPB 用于片外設備的連接。 MicroBlaze典型的總線連接方式如圖 915 所示。 圖 915 典型的 MicroBlaze總線連接示意圖 PowerPC 硬核的系統總線分為 PLB、 OCM 以及 DCM總線， OPB 總線可通過總線橋與 PLB 總線連接，從而訪問外部速度較低的設備， PowerPC 典型的總線連接方式如圖 916所示。 圖 916 典型的 PowerPC 總線連接示意圖 2．嵌入式系統設計方案 1）系統架構 基于 MicroBlaze和 PowerPC的嵌入式系統和計算器系統類似，滿足馮諾伊曼架構，將應用程序存放在外部非易失存儲器（ Flash或 PROM）中，上電后將其加載到片內 BRAM 或映射到外部的 SDRAM/SRAM 存儲器中。該類系 統的架構是可裁剪的，完全根據需求來添加外設，常用于實現專一的功能，具有價格低、速度快、功耗小以及軟硬件協同工作的特點。典型的 MicroBlaze的 PowerPC的嵌入式系統架構分別如圖 917和圖 918所示。 圖 917 MicroBlaze系統組成架構 圖 918 PowerPC 系統組成架構 2）系統地址分配 MicroBlaze采用 32位地址，其中 0x0000_0000~0x0000_0017 用于特殊處理，0x0000_0018~0xFFFF_FFFF是用戶可用的部分， LMB存儲器 從地址 0x0000_0018開始。 PowerPC 采用 32位地址，其中每一個 PowerPC 都有其系統引導（ boot）區，地址為 0xFFFF_FFFC，缺省的可用空間為 0xFFFF_0000~0xFFFF_FFFF。 第 2節 EDK 軟件基本介紹 EDK 的介紹與安裝 1． Xilinx嵌入式開發工具集 一般而言，由于嵌入式系統涉及了軟件和硬件的開發以及兩者的綜合設計，因此其開發是較為復雜的。 Xilinx為了簡化基于 FPGA 的嵌入式開發流程，提供了功能強大、操作簡單的工具集 ISE和 EDK。 1）集 成軟件環境 ISE ISE是 Xilinx公司 FPGA邏輯設計的基礎。在這個環境中，設計者可以進行約束文件的編寫，時序分析，邏輯布局布線以及器件編程等。本書第 4 章對 ISE的使用進行了較為詳細的說明，這里就不再累述。 2）嵌入式開發套件（ Embedded Development Kit， EDK） EDK 自帶了許多工具和 IP，可以用來設計完整的嵌入式處理器系統，主要包括Xilinx平臺工作室 XPS和軟件開發套件 SDK。讀者需要注意的是：只有安裝了 ISE軟件，才能正常運行 EDK，且二者的版本要一致。 下面對 EDK 的組成模塊進行簡要說明： 1. Xilinx 平臺工作室（ Xilinx Platform Studio， XPS） XPS是用來設計嵌入式處理器系統硬件部分的開發環境或 GUI，是系統設計者構建 Xilinx嵌入式系統時必用的工具套件。在 XPS中，可以完成嵌入式系統架構的創建、軟件代碼的編寫、設計的編譯以及 FPGA 芯片的硬件配置。 2. 軟件開發套件（ Software Development Kit， SDK） SDK 是集成的開發環境，基于 Eclipse。它支持 C/C++，用于嵌入式軟件應用的開發和驗證 。 3. 其它 EDK 部分 EDK 還包括其它的一些部分，如：用于 Xilinx嵌入式處理器的硬 IP；用于嵌入式軟件開發的驅動和庫；在 MicroBlaze和 PowerPC 處理器上用于 C/C++軟件開發的 GNU 編譯器和調試器；有關文檔以及一些工程樣例等。 2． EDK 軟件的安裝 ： CPU 在 P III 以上，內存大于 256M，硬盤大于 4G的硬件環境安裝。為了更好地使用軟件，至少需要 512M內存， CPU的主頻在 2GHz以上。需要注意的是，安裝 EDK 之前，必須安裝 。 EDK 的具體安裝過程如下： 1）將安裝光盤放進 DVD光驅，等待其自動運行（如果沒有自動運行，直接執行光盤目錄下的 ），歡迎界面后會出現如圖 919所示的獲取注冊碼對話框，可以通過網站、郵件和傳真方式申請注冊碼。如果已有注冊碼，單擊 ―Next‖按鍵后繼續。 圖 919 安裝程序的歡迎界面 2）下一個對話框是 Xilinx軟件的授權聲明對話框，如圖 920所示，選中 ―I accept the terms of this software license‖，單擊 ― Next‖后進入注冊碼輸入對話框，輸入正確的注冊碼后，單擊 ― Next‖按鍵后，出現安裝路徑對話框，單擊 ―Browse‖按鍵后選擇自定義安裝路徑，單擊 ― Next‖按鍵繼續。 圖 920 安裝注冊 ID輸入界面 3）接下來的幾個對話框分別是選擇安裝設計環境、設置環境變量，這兩個步驟保持默認即可。最后進入安裝確認對話框，單擊 ―Install‖按鈕，即可按照用戶的設置自動安裝 ISE。需要注意的是，在選擇安裝設計環境時，用戶需要選擇自己使用的芯片所對應的模塊，這樣才能在開發中使用這些模塊，一般選 擇 ―Select All‖。 4）安裝完成后，會在桌面以及程序菜單中添加 EDK 的快捷方式。雙擊即可進入EDK 集成開發環境。 EDK 設計的實現流程 1．基于 EDK 的開發流程 一個完整的嵌入式設計流程包括硬件設計和調試、軟件設計與調試，各個步驟相對獨立但又相輔相成。由于嵌入式應用場合多樣，且軟、硬件都可裁剪，因此并不是每個設計都要完成所有的步驟。圖 921 為基于 EDK的嵌入式設計的簡化流程圖。 圖 921 簡化的嵌入式設計流程圖 通常 ISE FPGA 開發軟件在后臺運行， XPS工 具調用 ISE軟件提供的功能。 XPS主要用來嵌入式處理器硬件系統的開發。微處理器、外圍設備以及這些組件之間的連接問題，另外還有它們各自的屬性設置都在 XPS里進行。簡單的軟件開發可以在 XPS里完成，而對于更復雜的應用開發和調試， Xilinx則推薦使用 SDK工具。硬件平臺的功能驗證可以通過硬件描述語言 HDL仿真器完成。 XPS提供了行為級、結構級以及定時精確級等三種類型的仿真。驗證過程結構由 XPS自動產生，其中包括了仿真的 HDL文件。設計者只需要輸入時鐘時序、重配置信息以及一些應用代碼即可。仿真細節將在下面的內容中 進行相關講述。完成設計后，在 XPS中將FPGA 比特流和可執行可鏈接格式文件下載，就可以進行目標器件的配置。 完整的 EDK 開發流程如圖 922所示，其主要步驟有： 1. 創建硬件平臺：利用 XPS的板級開發包向導（ BSB Wizard）快速構建設計的硬件平臺，是 EDK 設計的第一步。 2. 添加 IP Core以及用戶定制外設：在 XPS中添加所需的 IP Core，對于 XPS庫中缺少的模塊，需要用戶自行設計。同樣， XPS提供了建立用戶自定義外設的向導，可簡化該過程。 3. 生成仿真文件并測試硬件系統：生成硬件系統的仿真文件， 可選擇行為級、結構級以及時序級仿真，利用 ModelSim等工具測試系統，特別是用戶自定義的外設；如果測試失敗，需要返回上一步修改。 4. 生成硬件比特流：生成硬件網表和比特流文件，這個步驟類似于傳統 FPGA 設計的綜合、布局布線、生成編程文件這 3 個操作。 5. 開發軟件系統：針對軟件需求編寫硬件代碼，確定軟件的操作系統、庫、外設驅動等屬性，針對每個應用軟件工程，設置編譯器、優化級別、使用的連接文件等信息。等設置完成后，編譯生成 .elf 格式的可執行代碼。 6. 合并軟、硬件比特流：編譯軟件后，需要將軟、硬件可執行文件合并在 一起，生成最終的二進制比特文件。 7. 下載：使用 JTAG編程電纜或編程器將更新后的最終比特流燒寫到 FPGA、 PROM、FLASH以及 CF卡。 8. 在線調試：可利用 XMD工具或 ChipScope工具調試，通過 JTAG編程電纜在線調試，下載可執行軟件代碼、控制執行，并監控相關系信息。 圖 922 完整的嵌入式設計流程圖 2． EDK 設計比特文件的組成 如前所述，最終下載到 FPGA 的嵌入式比特流文件是軟、硬件比特流合并在一起的，詳細的組成部分如圖 923 所示。硬件部分比特流包括 MHS文件、用戶自定義 HDL代碼，二者經過綜合實現后，產生 .ngc網表，生成硬件系統的比特流文件；軟件系統包括 MSS文件、用戶 .c/cpp/asm文件，通過 GCC 編譯器，生成目標文件 .obj，再經過連接合成軟件系統的比特流文件；最后通過 Data2MEM過程，將軟、硬件比特流合成完整系統比特流文件，通過 JTAG鏈路下載到 FPGA芯片中。 圖 923 EDK 配置比特文件的組成結構 EDK 的文件管理架構 對于嵌入式應用來講，軟、硬件協同開發是非常重要的，雖然 EDK提供了 XPS工具和 SDK工具這兩個圖形化平臺，但仍以文 件結構管理為基礎，圖形化平臺只是方便用戶操作的，所有的設置內容都會寫入相應的文件中。了解相應格式的文件是掌握 EDK 工具操作的必備知識。本節將介紹 EDK構建嵌入式系統軟、硬件系統的文件，以及管理、存儲數據文件的模式和流程。 1．板級支持包 Bo