基于pld設計的出租車計費器系統畢業設計論文(編輯修改稿)

　

【文章內容簡介】 為眾多的ＥＤＡ廠商支持，因此移植性好。傳統的硬件電路設計方法是采用自下而上的設計方法，即根據系統對硬件的要求，詳細編制技術規格書，并畫出系統控制流圖；然后根據技術規格書和系統控制流圖，對系統的功能進行細化，合理地劃分功能模塊，并畫出系統的功能框圖；接著就進行各功能模塊的細化和電路設計；各功能模塊電路設計、調試完成后，將各功能模塊的硬件電路連接起來再進行系統的調試，最后完成整個系統的硬件設計。采用傳統方法設計數字系統，特別是當電路系統非常龐大時，設計者必須具備較好的設計經驗，而且繁雜多樣的原理圖的閱讀和修改也給設計者帶來諸多的不便。為了提高開發的效率，增加已有開發成果的可繼承性以及縮短開發周期，各ASIC研制和生產廠家相繼開發了具有自己特色的電路硬件描述語言（Hardware Description Language，簡稱HDL）。但這些硬件描述語言差異很大，各自只能在自己的特定設計環境中使用，這給設計者之間的相互交流帶來了極大的困難。因此，開發一種強大的、標準化的硬件描述語言作為可相互交流的設計環境已勢在必行。于是，美國于1981年提出了一種新的、標準化的HDL，稱之為VHSIC（Very High Speed Integrated Circuit） Hardware Description Language，簡稱VHDL。這是一種用形式化方法來描述數字電路和設計數字邏輯系統的語言。設計者可以利用這種語言來描述自己的設計思想，然后利用電子設計自動化工具進行仿真，再自動綜合到門電路，最后用PLD實現其功能。覆蓋面廣，描述能力強，是一個多層次的硬件描述語言。在VHDL語言中，設計的原始描述可以非常簡練，經過層層加強后，最終可成為直接付諸生產的電路或版圖參數描述。具有良好的可讀性，即容易被計算機接受，也容易被讀者理解。使用期長，不會因工藝變化而使描述過時。因為VHDL的硬件描述與工藝無關，當工藝改變時，只需修改相應程序中的屬性參數即可。支持大規模設計的分解和已有設計的再利用。一個大規模的設計不可能由一個人獨立完成，必須由多人共同承擔，VHDL為設計的分解和設計的再利用提供了有力的支持。當電路系統采用VHDL語言設計其硬件時，與傳統的電路設計方法相比較，具有如下的特點：即從系統總體要求出發，自上而下地逐步將設計的內容細化，最后完成系統硬件的整體設計。在設計的過程中，對系統自上而下分成三個層次進行設計：第一層次是行為描述。所謂行為描述，實質上就是對整個系統的數學模型的描述。一般來說，對系統進行行為描述的目的是試圖在系統設計的初始階段，通過對系統行為描述的仿真來發現設計中存在的問題。在行為描述階段，并不真正考慮其實際的操作和算法用何種方法來實現，而是考慮系統的結構及其工作的過程是否能到達系統設計的要求。第二層次是RTL方式描述。這一層次稱為寄存器傳輸描述（又稱數據流描述）。如前所述，用行為方式描述的系統結構的程序，其抽象程度高，是很難直接映射到具體邏輯元件結構的。要想得到硬件的具體實現，必須將行為方式描述的VHDL語言程序改寫為RTL方式描述的VHDL語言程序。也就是說，系統采用RTL方式描述，才能導出系統的邏輯表達式，才能進行邏輯綜合。第三層次是邏輯綜合。即利用邏輯綜合工具，將RTL方式描述的程序轉換成用基本邏輯元件表示的文件（門級網絡表）。此時，如果需要，可將邏輯綜合的結果以邏輯原理圖的方式輸出。此后可對綜合的結果在門電路級上進行仿真，并檢查其時序關系。應用邏輯綜合工具產生的門網絡表，將其轉換成PLD的編程碼，即可利用PLD實現硬件電路的設計。由自上而下的設計過程可知，從總體行為設計開始到最終的邏輯綜合，每一步都要進行仿真檢查，這樣有利于盡早發現設計中存在的問題，從而可以大大縮短系統的設計周期。系統可大量采用PLD芯片。由于目前眾多制造PLD芯片的廠家，其工具軟件均支持VHDL語言的編程。所以利用VHDL語言設計數字系統時，可以根據硬件電路的設計需要，自行利用PLD設計自用的ASIC芯片，而無須受通用元器件的限制。ＥＤＡ系統框架結構 ＥＤＡ系統框架結構（FRAMEWORK）是一套配置和使用ＥＤＡ軟件包的規范。目前主要的ＥＤＡ系統都建立了框架結構，如 ＣＡＤＥＮＣＥ公司的Design Framework，Mentor公司的Falcon Framework，而且這些框架結構都遵守國際ＣＦＩ組織制定的統一技術標準。框架結構能將來自不同ＥＤＡ廠商的工具軟件進行優化組合，集成在一個易于管理的統一的環境之下，而且還支持任務之間、設計師之間以及整個產品開發過程中的信息傳輸與共享，是并行工程和自頂向下設計施的實現基礎。ＥＤＡ技術的每一次進步，都引起了設計層次上的一次飛躍，從設計層次上分，７０年代為物理級設計（ＣＡＤ），８０年代為電路級設計（ＣＡＥ），９０年代進入到系統級設計（ＥＤＡ）。物理級設計主要指ＩＣ版圖設計，一般由半導體廠家完成，對電子工程師沒有太大的意義，因此本文重點介紹電路級設計和系統級設計。仿真通過后，根據原理圖產生的電氣連接網絡表進行ＰＣＢ板的自動布局布線。在制作ＰＣＢ板之前還可以進行ＰＣＢ后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結果參數反標回電路圖，進行第二次仿真，也稱為后仿真。后仿真主要是檢驗ＰＣＢ板在實際工作環境中的可行性。由此可見，電路級的ＥＤＡ技術使電子工程師在實際的電子系統產生前，就可以全面地了解系統的功能特性和物理特性，從而將開發風險消滅在設計階段，縮短了開發時間，降低了開發成本。系統級設計 進人９０年代以來，電子信息類產品的開發明顯呈現兩個特點：一是產品復雜程度提高；二是產品上市時限緊迫。然而，電路級設計本質上是基于門級描述的單層次設計，設計的所有工作（包括設計忙人、仿真和分析、設計修改等）都是在基本邏輯門這一層次上進行的，顯然這種設計方法不能適應新的形勢，一種高層次的電子設計方法，也即系統級設計方法，應運而生。高層次設計是一種“概念驅動式”設計，設計人員無須通過原理圖描述電路，而是針對設計目標進行功能描述。由于擺脫了電路細節的束縛，設計人員可以把精力集中于創造性的方案與概念的構思上，而且這些概念構思以高層次描述的形式輸人計算機，ＥＤＡ系統就能以規則驅動的方式自動完成整個設計。這樣，新的概念就能迅速有效地成為產品，大大縮短了，產品的研制周期。不僅如此，高層次設計只是定義系統的行為特性，可以不涉及實現工藝，因此還可以在廠家綜合庫的支持下，利用綜合優化工。 2 出租車計費系統的設計 出租車計費設計實際中出租車的計費工作原理一般分成3個階段： （1）車起步開始計費。首先顯示起步價（）,車在行駛3 km以內。 （2）車行駛超過3 km后,（ ）,車費依次累加。 （3）行駛路程達到或超過9 km后(車費達到20元)，每公里加收50%的車費,。車暫時停止（行駛中遇紅燈或中途暫時停車）不計費，車費保持不變。若停止則車費清零，等待下一次計費的開始 基本設計思想 (1) 根據出租車計費原理，將出租車計費部分由5個計數器來完成分別為counterA，counterB，counterC，counterD，counterE。①計數器A完成車費百位。②計數器B完成車費十位和個位。③計數器C完成車費角和分。