基于cpld和fpga的簡易電子琴設計(編輯修改稿)

　

【文章內容簡介】 基礎之上構成基于 CPLD/FPGA 的簡易電子琴。 如何使用 EDA 工具設計電子系統是人們普遍關心的問題。在 EDA 工具軟件MAX+PLUS II 的支持下，本文所有的軟件通過了編譯、調式和波形仿真。 設計的主要工作 本設計首先需要對各個模塊進行編程，用的是 VHDL 語言實現各個模塊的功能，然后利用 EDA 工具軟件 max+plus II 編寫并調試系統的 VHDL 程序。并且每一個模塊都在這個 軟件下進行了仿真。系統的 VHDL 程序編好過后先在實驗室的 EDA 實驗箱上下載調試，成功過后再根據電路焊接相應的電路板。最好將程序下載到制好的電路上驗證。音準這是電子琴質量的重要指標，需要通過揚聲器將準確的音符對應的頻率播放出來，而且需要通過顯示器實時的將正在播放的音符以及它的高低音正確的顯示出來，其中數控分頻和信號處理成為本文研究的關鍵。 與設計相關的音樂知識 所謂簡譜，是指一種簡易的記譜法。有字母簡譜和數字簡譜兩種。一般所稱的 科譜，系指數字簡譜。數字簡譜以可動唱名法為基礎，用 7 代表音階中的 7 個基本音級，讀音為 do、 re、 mi、 fa、 sol、 la、 si，休止以 O 表示。每一個數字的時值名相當于五線譜的 4 分音符。 休止符：音樂中除了有音的高低，長短之外，也有音的休止。表示聲音休止的符隆健：基于 CPLD/FPGA的簡易電子琴設計 4 號叫休止符，用“ 0”標記。通俗點說就是沒有聲音，不出聲的符號。休止符與音符基本相同，也有六種。但一般直接用 0 代替增加的橫線，每增加一個 0，就增加一個四分休止符時的時值。 音的高低：任何一首曲子都是高低相間的音組成的，從鋼琴上直觀看就是越往左面的鍵盤音越低，越往右面的鍵盤音越高。 本 設計是以 G 調為基準，能 發出部分低音組 ,整個中音組，部分高音組一共 15 個音符，包括休止符一共 16 個，其中所有音符為 1， 2， 3， 4， 5， 6， 7 共七種。 2020 屆 電氣工程與自動化畢業設計 （論文） 5 第二章 開發工具以及硬件 FPGA 器件簡介 EDA 技術 EDA 是電子設計自動化（ Electronic Design Automation）縮寫， 是 90 年代初從 CAD（計算機輔助設計）、 CAM（計算機輔助制造）、 CAT（計算機輔助測試）和 CAE（計算機輔助工程）的概念發展而來的。 EDA 技術是以計算機為工具，根據硬件描述語言HDL（ Hardware Description language）完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合及優化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。典型的 EDA 工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設計者在 EDA 平臺上完成的針對某個系統項目的 HDL、原理圖或狀態圖形描述，針對給定的硬件系統組件，進行 編譯、優化、轉換和綜合，最終獲得我們欲實現功能的描述文件。綜合器在工作前，必須給定所要實現的硬件結構參數，它的功能就是將軟件描述與給定的硬件結構 用一定 的方式聯系起來。也就是說，綜合器是軟件描述與硬件實現的一座橋梁。 綜合過程就是將電路的高級語言描述轉換 成 低級的、可與目標器件 FPGA/CPLD 相映射的網表文件。 適配器的功能是將由綜合器產生的網 表文件配置與指定的目標器件中，產生最終的下載文件，如 JED 文件。適配 器 所選定的目標器件（ FPGA/CPLD 芯片）必須屬于在綜合器中已指定的目標器件系列。 硬件描述語言 HDL 是相對于一般的計算機軟件語言，如： C、 PASCAL 而言的。HDL 語言使用與設計硬件電子系統的計算機語言，它能描述電子系統的邏輯功能、電路結構和 連接方式。設計者可利用 HDL 程序來描述所希望的電路系統，規定器件結構特征和電路的行為方式 ， 然后利用綜合器和適配器將此程序編程能控制 FPGA 和CPLD 內部結構，并實現相應邏輯功能的的門級或更底層的結構網表文件或下載文件。目前，就 FPGA/CPLD 開發來說，比較常用和流行的 HDL 主要有 ABELHDL、 AHDL和 VHDL。 硬件描述語言 — VHDL VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language， 誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言 。自 IEEE 公布了 VHDL 的標準版本， IEEE1076（簡稱 87 版 )之后，各 EDA隆健：基于 CPLD/FPGA的簡易電子琴設計 6 公司相繼推出了自己的 VHDL 設計環境，或宣布自己的設計工具可以和 VHDL 接口。此后 VHDL 在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統描述能力上擴展 VHDL 的內容，公布了新版本的 VHDL，即 IEEE 標準的 10761993 版本，（簡稱93 版）。 現在， VHDL 和 Verilog 作為 IEEE 的工業標準硬件描述語言，又得到眾多 EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中， VHDL 于 Verilog 語言將承擔起大部分的數字系統設計任務。 VHDL 主要用于描述數 字系統的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。 VHDL 的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可是部分 ,及端口 )和內部（或 稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是 VHDL 系統設計的基本點。 應用 VHDL 進行工程設計的優點是多方面的。 (1) 與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規模電子系統的重要保證。 (2) VHDL 豐富的仿真語句和庫函數，使 得在任何大系統的設計早期就能查驗設計系統的功能可行性，隨時可對設計進行仿真模擬。 (3) VHDL 語句的行為描述能力和程序結構決定了他具有支持大規模設計的分解和 已有設計的再利用功能。符合市場需求的大規模系統高效，高速的完成必須有多人甚至多個 開 發組共同并行工作才能實現 任務 。 (4)對于用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優化，并自動地 把 VHDL 描述設計轉變成門級網表。 (5) VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現的目標器件是什 么，而進行獨立的設計。 VHDL 的設計流程： (1) 設計輸入 根據電路設計所提出的要 求，將程序輸入到 VHDL 編輯器中去編輯。 2020 屆 電氣工程與自動化畢業設計 （論文） 7 (2) 功能級模擬 用 VHDL， 模擬器對編輯后的程序進行模擬 ， 如果達不到設計要求，則可以重新修改程序，直到通過功能模擬。 (3) 邏輯綜合與優化 將通過功能模擬的程序放到 VHDL 編譯器中，進行邏輯綜合與優化。 (4) 門級模擬 對電路用 VHDL 仿真器仿真， 可對門級電路的延時、定時狀態、驅動能力等進行仿真。如不符合要求，可重復步驟 (3)，再門 級模擬，直到符合要求止 。 (5) 版圖生成 用相應的軟件處理后，就可以拿去制版。 FPGA 器件簡介 1985 年， Xilinx 公司推出了世界上第一款 FPGA。 FPGA 的發展非常迅速，形成了各種不同的結構。目前 FPGA 的主流是 Xilinx 公司的產品，所以就以 Xilinx 公司的FPGA 為例，介紹其結構特點。 FPGA 一般由三種可編程電路和一個用于存放編程數據的 SRAM組成，這三種可編程電路是：可編程邏輯塊 CLB(Configurable Logic Block)、輸入 /輸出模塊 IOB(I/O Block)和互連資源 IR(Interconnect Resource)，其基本結構如圖21 所示 (1)可編程邏輯塊 CLB CLB 是 FPGA 的主要組成部分，是實現邏輯功的基本單元。 CLB 中有許多不同規格的數據選擇器，分別用來選擇觸發激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這些數據擇器的地址控制信號均由編程信息提供，從而實現所需電路結構。 (2)輸入 /輸出模塊 IOB IOB 提供了器件引腳和內部邏輯 陣列之間的 連 接，通常排列在芯片的四周。 IOB 主要由輸入觸發器、輸入緩沖器、輸 出 觸發 /鎖存器和輸出緩沖器組 成。每個 IOB 控制一個引腳，可被配置為輸 入 、輸出或雙向 I/O 功能。 (3)可編程互連資源 IR 可編程互聯資源包括各種長度的連線和一些可編程連 接開關，它們將各個 CLB 之間以及 CLB 與 IOB 之間互相連接起來，構成各種復雜功能的系統。可編程互連資源分為分段互連型和連續互連型。分段互連資源中具有多種不同長度的金屬線，各金屬線段之間通過開關矩陣或反熔絲編程連接，走線靈活方便，但走線延時無法預測；連續互連資源是利用相同長度的金屬線，連接與距離遠近無關，布線延時是固定的、可預測的。 隆健：基于 CPLD/FPGA的簡易電子琴設計 8 圖 21 本章小結 本章首先介紹了 EDA 技術的概況，隨后介紹了本次課題需要用到的 VHDL 語言和它的特點，以及介紹了基于 EDA 軟件和 VHDL 語言的 FPGA/CPLD 數字系統設計的流程，最后簡單介紹了可編程邏輯器件 FPGA 的特點和結構。 2020 屆 電氣工程與自動化畢業設計 （論文） 9 第三章 方案論證 設計思想以及設計原理框圖 本文的指導思想是利用 EDA 技術， 通過 VHDL 語言對 CPLD/FPGA 進行配置來實現電子琴的功能，通過鍵盤的彈奏，將采集到的信號轉換成含有音符信號的代碼以及產生分頻預置數，采用數控分頻的方法 輸出不同音符的頻率，最后通過揚聲器或者蜂鳴器發出聲音，同時用 LED 顯示器顯示正在演奏的音符和音符的高低音，用 LED_A表示音符，用 LED_B 表示音階的高低。 其原理框圖如圖 31 所示： 圖 31 原理說明 系統工作原理如下： （ 1）當演奏者按下 K3 鍵后，演奏者便可以開始按鍵演奏，將全局時鐘分頻后，產生頻率較低的時鐘 clk_scan，同時驅動鍵盤掃描電路產生 keydrv7kevdrv0 的信號，并且 將鍵盤的輸入 信號 k2 和 k1 的值綜合起來并輸出，產生出 含有 音符信息的音符代碼。 隆健：基于 CPLD/FPGA的簡易電子琴設計 10 （ 2）代碼音符作為音符查表電路和 簡譜 碼 產生電路的處理，分別將按鍵的信息，以及所彈奏的音符的信息送出到譯碼顯示電路和數控分頻器。 （ 3）在時鐘頻率為 5MHz 的作用下，基準頻率分頻器對該時鐘分頻，產生一個頻率為 1MHz 的時鐘，并將時鐘送到數控分頻器，在根據上級電路輸出的對應的分頻預置數，數控分頻器產生彈奏者所彈音符的對應的頻率，在經過一個二分頻器輸出該頻率，最后通過揚聲器發出該音符的聲音。與此同時，顯示譯碼電路對上級電路輸出的音符信息進行處理，實時 地 對其進行譯碼，來點亮各個二極管。 （ 4）當演奏者按再次下 K3 后，鍵盤不起作用，輸出始終為 0Hz 的信號，揚聲器停止發聲。 （ 5）同時，可以通過 K4， K5 按鍵，可以靈活控制二極管的顯示與不顯示。 系統的實現以及設計指標 實現時，可以分塊進行獨立設計，最后將各個模塊聯系到一起，實現協調工作，即頂層描述。 采用該方案可以提高設計的效率，并且易于對每一部分功能分析及總體的流程控制，對于已經產生的例化元件可以進行調用，增強了整個程序的可讀性，同時通過修改各個模塊的程序，十分有利于系統的升級。 簡易電子琴具體設計指標： （ 1）能夠進行正常的演奏； （ 2）可演奏的發 音音階為 G 調的部分低音組，整個中 音組，部分高 音組； （ 3）在實現演奏的同時用簡譜的形式同步顯示演奏的樂曲； （ 4）保證足夠音量，使輸出信號最好保持 50%左右的占空比。 2020 屆 電氣工程與自動化畢業設計 （論文） 11