基于eda的數字頻率計的設計(編輯修改稿)

　

【文章內容簡介】 基準信號圖 2第二章 頻率計測量頻率的層次化設計方案 4 位十進制計數器模塊4 位十進制計數器模塊包含 4 個級聯十進制計數器，用來對施加到時鐘脈沖輸入端的待測信號產生的脈沖進行計數，十進制計數器具有集束使能、清零控制和進位擴展輸出的功能。使能信號和清零信號由閘門控制模塊的控制信號發生器所產生來對 4 個級聯十進制計數器周期性的計數進行控制。(1)十進制計數器元件的設計十進制計數器的程序如下：library ieee。use 。use 。entity jishu10 isport(clk,rst,en:in std_logic。cq:out std_logic_vector(3 downto 0)。cout:out std_logic)。電子與電氣工程學院 畢業設計論文 9 9end jishu10。architecture behav of jishu10 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。beginif rst=39。139。 then cqi:=(others=39。039。)。elsif clk39。event and clk=39。139。 thenif en=39。139。 thenif cqi9 then cqi:=cqi+1。else cqi:=(others=39。039。)。end if。end if。end if。if cqi=9 then cout=39。139。else cout=39。039。end if。cq=cqi。end process。end behav。在源程序中 COUT 是計數器進位輸出；CQ[3..0]是計數器的狀態輸出；CLK 是始終輸入端；RST 是復位控制輸入端，當 RST=1 時， CQ[3..0]=0；EN 是使能控制輸入端，當 EN=1 時，計數器計數，當 EN=0 時，計數器保持狀態不變。編譯成功后進行仿真，其仿真波形如下：電子與電氣工程學院 畢業設計論文 10 10圖 3在項目編譯仿真成功后，將設計的十進制計數器電路設置成可調用的元件，用于以下的頂層設計。圖 4(2）4 位十進制計數器的頂層設計新建一個原理圖編輯窗，從當前的工程目錄中凋出 4 個十進制計數器元件，并按如圖所示的 4 位十進制計數器的頂層原理圖完成電路連接。電子與電氣工程學院 畢業設計論文 11 11圖 5完成 4 位十進制計數器的原理圖編輯以后，即可進行仿真測試和波形分析，其仿真輸出波形如圖所示，當 RST=0、EN=1 是其計數值在 0 到 9999 之間循環變化，COUT 為計數進位輸出信號，作為后面的量程自動切換模塊的輸入脈沖。圖 6電子與電氣工程學院 畢業設計論文 12 12因此仿真結果正確無誤，可將以上設計的 4 位十進制計數器設置成可調用的元件，以備高層設計中使用，其元件符號圖如下圖所示。圖 7 控制模塊設計1）閘門信號的設計頻率計電路工作時先要產生一個計數允許信號（即閘門信號） ，閘門信號的寬度為單位時間，如 1S。在閘門信號有效時間內，對被測信號計數，即為信號的頻率。該頻率計電路的精度取決于閘門信號 T。本設計中選取的基準信號頻率為 750khz，為了得到 1s 高電平的周期性閘門信號，本設計采用對頻率為 750khz 基準信號先進行 75 分頻，再進行 3 個 10 分頻，最后進行11 分頻，再用非門對分頻出的信號進行取非變換，這樣得到的門閘信號高電平為 1 秒鐘。（1）75 進制計數器的程序如下：library ieee。use 。use 。entity jishu75 isport(clk,rst,en:in std_logic。cq:out std_logic_vector(7 downto 0)。cout:out std_logic)。end jishu75。電子與電氣工程學院 畢業設計論文 13 13architecture behav of jishu75 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(7 downto 0)。beginif rst=39。139。 then cqi:=(others=39。039。)。elsif clk39。event and clk=39。139。 thenif en=39。139。 thenif cqi74 then cqi:=cqi+1。else cqi:=(others=39。039。)。end if。end if。end if。if cqi=74 then cout=39。139。else cout=39。039。end if。cq=cqi。end process。end behav。編譯成功后生成元件圖如下：電子與電氣工程學院 畢業設計論文 14 14圖 8（2）11 進制計數器的程序如下：library ieee。use 。use 。entity jishu11 isport(clk,rst,en:in std_logic。cq:out std_logic_vector(3 downto 0)。cout:out std_logic)。end jishu11。architecture behav of jishu11 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。beginif rst=39。139。 then cqi:=(others=39。039。)。elsif clk39。event and clk=39。139。 then電子與電氣工程學院 畢業設計論文 15 15if en=39。139。 thenif cqi10 then cqi:=cqi+1。else cqi:=(others=39。039。)。end if。end if。end if。if cqi=10 then cout=39。139。else cout=39。039。end if。cq=cqi。end process。end behav。編譯成功后生成元件圖如下：圖 92）.D 觸發器的設計其程序如下：library ieee。use 。電子與電氣工程學院 畢業設計論文 16 16entity reg_2 isport(clk,d:in std_logic。q:out std_logic)。end reg_2。architecture behav of reg_2 issignal q1:std_logic。begin process(clk)begin if clk39。event and clk=39。139。 then q1=d。end if。end process。q=q1。end behav。編譯成功后生成如下元件圖：圖 10電子與電氣工程學院 畢業設計論文 17 17將生成的 75 進制計數器、11 進制計數器、10 進制計數器和非門按下圖連接來得到1S 高電平門閘信號。圖 11將其電路圖進行仿真，其仿真波形如下：圖 12對照其仿真波形，其輸出門閘信號高電平為 1S，符合設計，將其電路生成如下元件電子與電氣工程學院 畢業設計論文 18 18圖，以便頂層調用。圖 132）.控制信號發生器模塊該模塊主要根據輸入高電平的 1S 閘門信號，產生計數允許信號 EN，該信號的高電平的持續時間即計數允許時間，與輸入的門閘控制時鐘脈沖周期相同；產生清零信號RST，在計數使能前對計數器先清零；產生存儲信號 LOAD，在計數結束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。為了產生清零信號 RST，使能信 EN 和存儲信號 LOAD。不失一般性，控制信號發生器用 74161 構成 4 分頻計數器，用一個與非門，一個或非門和一個異或門實現 3 種譯碼狀態，與閘門模塊按下圖連接。圖 14編譯成功后進行仿真，其仿真波形如下：電子與電氣工程學院 畢業設計論文 19 19圖 15該功能正確無誤后生成的元件符號圖如下圖所示。圖 16 分頻模塊的設計當被測頻率超出量程時，設計分頻模塊對被測頻率進行分頻衰減，單位上升，從而擴大測量頻率的范圍。1).四選一數據選擇器四選一數據選擇器的程序如下：library ieee。use 。電子與電氣工程學院 畢業設計論文 20 20use 。entity si_xuan_1 isport(a,b,c1,c2,c3,c4:in std_logic。y:out std_logic)。end si_xuan_1。architecture behav of si_xuan_1 issignal x:std_logic_vector(1 downto 0)。beginprocess(a,b)beginx=bamp。a。case x is