第3章altera可編程邏輯器件(編輯修改稿)

　

【文章內容簡介】 出能驅動兩個行通道和兩個列通道 ,未用的行通道可由其它 LE驅動 。這一特性增加了 EAB輸出的可用布線資源 。 、 FLEX10KE器件進一步增強了FLEX10K系列的性能 。 用 FLEX10KE設計的 用 FLEX10KA設計的平均快 20%～ 30%。 FLEX10KE器件還能實現高效雙端口 RAM。 2. 邏輯陣列塊 （ LAB） LAB由八個 LE及其它們的進位 /級聯鏈 、 LAB控制信號以及 LAB局部互連組成 。 LAB為 FLEX10K器件提供的 “ 粗顆粒 ” 結構 ,容易實現高效布線 ,不但能提高器件利用率 ,還能提高器件性能 。 FLEX10K器件的 LAB結構如圖 。 圖 FLEX10K器件的 LAB結構 進位輸出與級聯輸出28444444444L A B 控制信號L A B 局部連線( 1 )專用輸入與全局信號行連線帶168 24168細節見圖3 . 1 1列到行連線帶列連線帶L E 1L E 2L E 3L E 4L E 5L E 6L E 7L E 84 每個 LAB為八個 LE提供四個反相可編程的控制信號 。 其中的兩個可以用作時鐘 ,另外兩個用作清除 /置位控制 。 LAB時鐘可以由器件的專用時鐘輸入引腳 、 全局信號 、 I/O信號或由 LAB局部互連信號直接驅動 。LAB的清除 /置位信號也可由器件的專用時鐘輸入引腳 、全局信號 、 I/O信號或由 LAB局部互連信號直接驅動 。全局控制信號通過器件時失真很小 ,通常用作全局時鐘 、清除或置位等異步控制信號 。 全局控制信號能夠由器件內任一 LAB中的一個或多個 LE形成 ,并直接驅動目標LAB的局部互連 。 全局控制信號也可以由 LE輸出直接產生 。 （ LE） 邏輯單元 (LE)是 FLEX10K結構中的最小單元 ,它以緊湊的尺寸提供高效的邏輯功能 。 每個 LE含有一個 4輸入查找表 (LUT)、 一個帶有同步使能的可編程觸發器 、一個進位鏈和一個級聯鏈 。 其中 ,LUT是一個 4輸入變量的快速組合邏輯產生器 。 每個 LE都能驅動局部互連和Fast Track互連 ,如圖 。 圖 FLEX10K器件邏輯單元 (LE) 查找表 進位鏈 級聯鏈清除/ 置位邏輯時鐘選擇D QP R NC L R NE N A可編程寄存器寄存器的旁路級聯輸入進位輸入到快速通道互連到L A B 局部互連級聯輸出進位輸出d a t a 1d a t a 2d a t a 3d a t a 4l a b c t r l1l a b c t r l2芯片復位l a b c t r l3l a b c t r l4 LE中的可編程寄存器可以配置為 D、 T、 JK、 RS觸發器。每個觸發器的時鐘（ Clock）、清除 (Clear)、預置 (Preset)等控制信號可以由全局信號、 I/O或任何內部邏輯驅動。對于組合邏輯 ,寄存器被旁路掉 ,而由 LUT輸出直接驅動 LE輸出。 LE有兩個驅動互連通道的輸出信號。一個用于驅動局部互連 ,而另一個用于驅動行或列 Fast Track互連。這兩個輸出信號能夠單獨控制。例如 ,可以用 LUT（查找表）驅動一個輸出而用寄存器驅動另一個輸出 ,這種特性稱為寄存器打包。因為寄存器和 LUT可以用作互不相關的功能 ,所以這一特性能夠提高 LE的利用率。 FLEX10K器件提供了兩種類型的專用高速數據通道 :進位鏈和級聯鏈 。 它們連接相鄰 LE,但沒有使用互連通道 。 進位鏈支持高速計數器和加法器 。 級聯鏈可以在最小的延時情況下實現多輸入邏輯 。 進位鏈和級聯鏈連接到同行中所有 LAB及 LAB中的所有 LE。 大量使用進位鏈和級聯鏈會降低布局布線的多樣性 ， 因此 ,使用進位鏈和級聯鏈限于對速度有要求的關鍵部分的設計 。 1)進位鏈 （ Carry） 進位鏈提供 LE之間非常快的 （ 小于 ） 超前進位功能 。 進位信號通過超前進位鏈從低序號 LE向高序號位進位 ， 同時進位到 LUT和進位鏈的下一級 。 這種結構特性使得 FLEX10K器件能夠實現高速計數器 、 加法器和任意寬度的比較器功能 。 進位鏈邏輯可以由Quartus和 MAX+PLUSⅡ 編譯器在設計處理時自動生成 ,或者由設計者在設計輸入期間手工建立 。 LPM、Desing Ware等參數化邏輯功能塊具有自動使用進位鏈的優點 。 通過鏈接 LAB來實現多于八個 LE的進位鏈 。 為了提高適配率 ,長進位鏈在同行 LAB中交替跨接 。 即 ,長度超過一個 LAB的進位鏈 ,要么從偶序號 LAB跨接到偶序號 LAB,要么從奇序號 LAB跨接到奇序號 LAB。 例如 ,同行中第一個 LAB的最后一個 LE進位到同行中第三個LAB的第一個 LE上 。 進位鏈不能跨過位于行中部的EAB。 例如 ,在 EPF10K50器件中 ,進位鏈終止在第八個LAB上 ,而新的進位鏈起始于第九個 LAB。 圖 、 比較器 、計數器 。 其中 LUT部分產生兩位輸入信號和進位信號的 “ 和 ” ,并將它接到 LE輸出 。 寄存器在實現簡單加法器時被旁路掉 ,或在實現累加器時起作用 。 進位鏈邏輯產生一個輸出信號 ,它直接連接到高一位的進位輸入 ,最后一個進位輸出接到一個 LE上 ,它可以作為一個通用信號使用 。 圖 FLEX10K器件進位鏈的使用 查找表進位鏈D 觸發器A1B1S1L E 1進位輸入( 來自前一個L E )查找表進位鏈D 觸發器A2B2S2L E 2進位輸出( 去下一個L A B 中的L E ) 2） 級聯鏈 （ Cascade） 利用級聯鏈 ,FLEX10K結構可以實現扇入很多的邏輯功能 。 通過相鄰的 LUT并行計算邏輯功能的各個部分 ,再用級聯鏈將這些中間值串接起來 。 級聯鏈可使用“ 與 ” 邏輯或 “ 或 ” 邏輯來連接相鄰的 LE的輸出 。 每增加一個 LE,邏輯的有效輸入寬度增加四個 ,而延時增加約 。 級聯鏈可由 MAX+PLUSⅡ 編譯器在編譯時自動生成 ,也可以由設計人員在設計輸入時手工創建 。 多于 8位的級聯鏈可通過將多個 LAB鏈接到一起來自動實現 。 為了易于布線 ,比一個 LAB長的級聯鏈既可以在同行中相鄰兩個偶數 LAB之間跨躍級聯 ,也可以在同行中相鄰兩個奇數 LAB之間跨躍級聯 。 例如 ,一行中第一個LAB的最后一個 LE級聯到該行中第三個 LAB的第一個LE。 級聯鏈不能越過行中心 ,因為每行的中心是 EAB的位置 。 圖 LE連接起來形成多扇入邏輯功能的 。 這個例子說明用 n個 LE實現 4n個變量的邏輯功能 。 LE的延時約 ,使用級聯鏈對一個 16位地址進行譯碼 ,約需 。 圖 FLEX10K器件級聯鏈的使用 查找表d [ 3 . . 0 ]L E 1查找表d [ 7 . . 4 ]L E 2?查找表d [ ( 4 n －1 ) . . ( 4 n －4 ) ]L E n“與”級聯鏈 “或”級聯鏈查找表d [ 3 . . 0 ]L E 1查找表d [ 7 . . 4 ]L E 2?查找表d [ ( 4 n －1 ) . . ( 4 n －4 ) ]L E n 3） LE工作模式 FLEX10K有四種工作模式 ,即正常 、 運算 、 加 /減計數 、 可清除計數模式 ,如圖 。 每種工作模式使用的 LE資源不同 。 每種模式下 ,LE都有七個有效輸入信號 ,包括四個來自 LAB局部互連的數據輸入信號 ,一個來自可編程寄存器的饋送信號以及來自前級的進位輸入和級聯輸入等 。 加到 LE的另外三個輸入信號為 LE中的寄存器提供的時鐘 、 置位和清除信號 。 圖 FLEX10K器件邏輯單元 (LE)的工作模式 4 輸入查找表D QP R NC L R NE N A正常模式進位輸入 級聯輸入d a t a1d a t a2d a t a3d a t a4級聯輸出L E 輸出到局部互連L E 輸出到快速通道互連圖 FLEX10K器件邏輯單元 (LE)的工作模式 3 輸入查找表D QP R NC L R NE N A3 輸入查找表運算模式進位輸入 級聯輸入L E 輸出級聯輸出進位輸出d a t a1d a t a2圖 FLEX10K器件邏輯單元 (LE)的工作模式 3 輸入查找表D QP R NC L R NE N A3 輸入查找表10級聯輸入進位輸入L E 輸出進位輸出 級聯輸出d a t a 1 ( e n a)d a t a 2 ( u / d)d a t a 3 ( d a t a)d a t a 4 ( n l o a d)加 / 減 計 數 模 式圖 FLEX10K器件邏輯單元 (LE)的工作模式 3 輸入查找表D QP R NC L R NE N A3 輸入查找表10L E 輸出進位輸入可 清 除 計 數 模式d a t a 1 ( e n a)d a t a 2 ( n c l r)d a t a 3 ( d a t a)d a t a 4 ( n l o a d) 進位輸出 級聯輸出 Quartus和 MAX+PLUSⅡ 不僅能為參數化邏輯功能塊如 LPM,Design Waves等自動選擇適當的工作模式 ,而且對于計數器 、 加法器和乘法器等一般邏輯功能 ,也會自動選擇適合的工作模式 。 設計者也可為優化性能人為指定 LE工作模式 ,以實現所要的特殊功能 。 (1)正常模式 正常模式適用于一般邏輯應用和各種譯碼功能 ,它能夠發揮級聯鏈的優勢。在這種模式下 ,來自 LAB局部互連的四個數據輸入和進位輸入是 4輸入 LUT的輸入信號。 Max+PLUSⅡ 編譯器自動地選擇進位輸入或DATA3信號作為 LUT的一個輸入信號。 LUT輸出可以與級聯輸入信號相與后接到級聯輸出形成級聯鏈。寄存器或 LUT可以同時用來驅動局部互連和 FastTrack互連。 LE中的 LUT和寄存器可以獨立使用 。 這一特性稱為寄存器打包 。 為了支持寄存器打包 ,LE有兩個輸出 ,分別驅動局部互連和 Fast Track互連 。 DATA4信號能夠直接驅動寄存器 ,允許 LUT計算一個獨立于寄存器信號的邏輯功能 。可以在 LUT中計算一個 3輸入邏輯函數 ,而單獨寄存第四個信號 。 換句話說 ,LE不但能產生一個 4輸入邏輯函數 ,而且其中一個輸入可以用來驅動寄存器 。打包后的 LE中的寄存器仍然使用 LE中的時鐘使能 、 清除和置位信號 。 此時 ,可用寄存器驅動 Fast Track互連而用 LUT驅動局部互連 ,反之亦然 。 (2) 運算模式 運算模式提供了兩個 3輸入 LUT,適用于實現加法器、累加器和比較器的功能。其中一個 LUT計算 3輸入邏輯函數 ,另一個則產生進位輸出。如圖 ,第一個LUT使用進位信號和兩個來自 LAB局部互連的數據輸入來生成一個組合或寄存器輸出。例如 ,在加法器中 ,這個輸出是 a、 b和進位等三個信號的和。第二個 LUT用這三個信號來產生一個進位輸出信號 ,從而形成一個進位鏈。運算模式也支持級聯鏈。