畢業設計基于fpga和sopc技術的ask、fsk調制器設計與實現(編輯修改稿)

　

【文章內容簡介】 AS 配置芯片為 EPCS4（ 4M），串口用于 Nios 系統調試以及功能擴展，同時給出兩個鐘振作為時鐘源。數據地址總線采用高精度連接器與外部連接，以保證用戶對 Nios 與 NiosII 核的二次開發需要。整個平臺中間的一列雙排直插針是將實驗平臺與擴展板（ A/Damp。D/A 模塊）連接，用戶也可自行設計開發模塊與之連接。 12 擴展板介紹 該擴展板分為 A/D 模塊和 D/A 模塊： A/D 模塊由一片 A/D 芯片構成，芯片型號為TLC5510，采樣速率 20MHz，采樣位數 8bit； D/A 模塊由一塊 8 位數據轉換芯片 TLC7524構成 。 實驗注意事項 (1) 閑置不用 本 平臺時， 請 關閉電源， 并 拔下電源插頭。 (2) 實驗平臺 中 各種硬件設備的安裝均應在微機和實驗平臺 都已 斷電的情況下進行， 嚴禁帶電操作。 (3) 電源的 開關 順序是：先 插好 交流 電源 ，再開直流開關。 關閉 電源的順序與此相反。 (4) 該平臺 電路板上所有芯片出廠 時都經過嚴格檢查，因此在做實驗時 請勿 亂拔插芯片。特別是不要用手觸摸核心芯片 EP1C12Q240C8， 手上所帶的 靜電可能損壞貼片芯片。 (5) 安裝 ADDA 擴展模塊 時 應 注意 將擴展板的“ ”絲印一端對準主板絲印“ ”，雙排插針與雙排插座要一一對好后再插，若遇到阻力不要強行插入以免損壞器件，要檢查是否一一對應好，是否錯位 或插反 ，檢查好后再插入插座。 (6) 拔出 ADDA 擴展模塊前，應先斷電。注意輕輕向上拔出功能擴展模塊，不要猛然拔下，否則會造成高速連接器的損壞。 (7) 插拔 計算機并口下載電纜線 前 ，要拔插殼 ，不要直接去拉電纜線， 以免 使連接在插殼內的線斷掉，造成文件無法下載。 插拔下載器也是同樣。 (8) 如果要取下液晶屏，請先卸下螺釘，然后輕輕拔出液晶屏，同時保護液晶屏的插針不被損壞 。 (9) 該面 板的使用和保存必須仔細謹慎，防止實驗板非正常損壞。 (10) 如果由于操作不當或其它原因出現異常情況，如數碼管顯示不穩閃爍，芯片發燙等。首先應立即斷電，排除故障后方可繼續使用。切忌繼續實驗，以免造成嚴重的后果。 (11) 該設計 是針對主板系統的核心芯片 EP1C12Q240C8 來設計的， 在設計 中提 13 供了原理圖管腳 分配情況，管腳分配好后必須 先 編譯通過 方 可下載 。 14 3 軟件設計 Quartus II 的設計流程 Altera Quartus II設計軟件提供完整的多平臺設計環境，能夠直接滿足特定設計需要，為可編程芯片系統 (SOPC) 提供全面的設計環境。 Quartus II 軟件含有 FPGA 和 CPLD設計所有階段的解決方案。有關 Quartus II設計流程的圖示說明， 參見圖 31。 圖 31 Quartus II設計流程 此外， Quartus II 軟件為設計流程的每個階段提供 Quartus II圖形用戶界面、EDA 工具界面以及命令行界面。可以在整個流程中只使用這些界面中的一個，也可以在設計流程的不同階段使用不同界面 [14]。 Quartus II 基于模塊的設計流程，在傳統的自上而下的設計流程中，設計只有一個網表。在自上而下的設計流程中，由于每個模塊實現方式不同，它們在總體設計中可能具有不同的性能。在自下而上基于模塊的設計流程中，每個模塊具有單獨的網表。這樣，設計人員能夠建立基于塊的設計，每個模塊可以單獨優化，然后整合到頂層設計中。可以在 以下設計流程中使用基于模塊的設計 : (1) 模塊化設計流程 : 在模塊化設計流程中，將設計劃分為對每個子模塊進行例化的頂層設計。可以單獨開發每個模塊，然后將其整合到頂層設計中。布局可以設計輸入 綜合 布局布線 時序分析 仿真 編程和配置 功耗分析 調試 工程更改管理 時序 逼近 15 由用戶手動決定，也可以由 Quartus II 軟件決定。 (2) 漸進式編譯流程 : 在漸進式編譯流程中，用戶建立并優化系統，然后添加對原始系統性能影響較小或沒有影響的后續模塊。 (3) 團隊設計流程 : 在團隊設計流程中，用戶將設計分割為單獨的模塊，然后在頂層設計中對模塊進行例化和連接。其它團隊成員單獨開發底層模塊，為每個模塊建立單獨的工程，并使用為頂層設計而開發的分配。底層模塊完成后，將它們導入到頂層設計中，頂層設計將進行最終編譯和驗證 [15]。 在所有三個設計流程中，均可以通過將設計分割為功能塊，保留所在開發層上的性能，將這些功能塊按照電路物理結構或關鍵路徑組織起來。 圖 32顯示了基于模塊的基本設計流程。 圖 32 基于模塊的基本設計流程 可以使用 EDA 仿真工具或 Quartus II Simulator對設計進行功能與時序仿真。Quartus II軟件提供以下功能，用于在 EDA仿真工具中進行設計仿真 : NativeLink集成 EDA仿真工具；生成輸出網表文件；功能與時序仿真庫；生成測試激勵模板和存儲器初始化文件；生成 Signal Activity Files (.saf)。 圖 33 顯示了使用 EDA 仿真工具和 Quartus II Simulator 的仿真流程。 16 圖 33 仿真 使用 EDA 工具進行設計仿真 ， Quartus II軟件的 EDA Netlist Writer模塊生成用于功能或時序仿真的 VHDLOutput文件 (.vho)和 Verilog Output文件 (.vo)，以及使用 EDA仿真工具進行時序仿真時所需的 Standard Delay Format Output文件(.sdo) 。 Quartus II軟件生成 Standard Delay Format 版的 SDF 輸出文件。 EDA Netlist Writer將仿真輸出文件放在當前工程目錄下的特定工具目錄中。 此外， Quartus II 軟件通過 NativeLink 功能為時序仿真和 EDA 仿真工具提供無縫集成。 NativeLink 功能允許 Quartus II 軟件將信息傳遞給 EDA 仿真工具，并具有從 Quartus II 軟件中啟動 EDA 仿真工具的功能 [16]。 使用 Quartus II Simulator 進行仿真設計可以使用 Quartus II Simulator 在工程中仿真任何設計。根據所需的信息類型，可以進行功能仿真以測試設計的邏輯功能，也可以進行時序仿真，在目標器件中測試設計的邏輯功能和最壞情況下的時序，或者采用 Fast Timing模型進行時序仿真，在最快的器件速率等級上仿真盡可能快的時序條件。 Quartus II 軟件可以仿真整個設計，也可以仿真設計的任何部分。 可以指定工程中的任何設計實體為頂層設計實 體，并仿真頂層實體及其所有附屬設計實體。 17 通過使用 Settings 對話框 (Assignments 菜單 ) 或 Simulator Tool 窗口下的Simulator頁面， 可以指定要執行的仿真類型，仿真所需的時間周期，向量激勵源，以及其他仿真選項。 使用 DSP Builder 建立 DSP設計 ， DSP Builder在算法友好開發環境中建立 DSP設計的硬件表征，縮短了 DSP設計周期。 DSP Builder允許系統、算法和硬件設計人員共享公共開發平臺。 DSP Builder是 Altera提供的可選軟件包， 它也 包含在 DSP開發套件中。 DSP Builder 采用 SignalTap II模塊或環路硬件 (HIL)模塊為系統級調試提供支持。可以全部通過 MATLAB/Simulink界面實現設計綜合、編譯和下載，然后進行調試。 Simulink 模型的環路硬件模塊采用物理 FPGA電路板對 Quartus II軟件設計進行協同仿真，設計的一部分由該電路板實現。通過建立和編譯 Quartus II工程來定義 FPGA的組成和功能。一個簡單的 JTAG接口將 Simulink和 FPGA電路板連接在一起。 例化功能 ， 可以將現有的 MATLAB功能和 Simulink塊與 Altera DSP Builder塊和MegaCore功能組合在一起 ( 其中包括支持 OpenCore Plus硬件評估功能 )，將系統級設計和實現與 DSP算法開發相連。要在設計中使用支持 OpenCore Plus功能的 MegaCore 功能，必須在運行 MATLAB/Simulink環境之前下載這些功能。 生成仿真文件 ， 在 Simulink軟件中驗證設計之后，可以使用 DSP Builder Signal Compiler模塊生成在 EDA仿真工具中進行設計仿真的文件。 Signal Compiler模塊將 DSP Builder Simulink模型轉換為 VHDL或 Verilog模 型，生成 Verilog HDL或 VHDL測試激勵文件，導入 Simulink輸入激勵。可以在 ModelSim 軟件中使用 Tcl腳本進行自動仿真，或在另一個 EDA仿真 具中使用 Verilog HDL或 VHDL 測試激勵文件進行仿真。 生成 生成綜合文件 ， DSP Builder提供兩種綜合和編譯流程：自動和手動。可以在 Quartus II、 Mentor Graphics LeonardoSpectrum 或 Synplicity Synplify軟件中采用 DSP Builder Signal Compiler 模塊生成的 Tcl腳本對設計進行綜合。如果 DSP Builder設計是頂層設計，可以使用自動或手動綜合流程。如果 DSP Builder設計不是頂層設計，必須使用手動綜合流程。 可以使用自動流程在 MATLAB/Simulink 設計環境中控制整個綜合和編譯流程。 18 Signal Compiler 塊可以建立 VHDL 設 計 文件 和 Tcl 腳本，在 Quartus II 、LeonardoSpectrum 或 Synplify 軟件中進行綜合， 在 Quartus II軟件中編譯設計，還可以選擇下載設計到 DSP 開發板上。可以在 Simulink 軟件內指定用于設計的綜合工具。 在手動流程中， Signal Compiler 模塊生成 VHDL設計文件和 Tcl腳本，然后，在EDA 綜合工具或 Quartus II 軟件中進行手動綜合， Quartus II 軟件允許指定您自己的綜合或編譯設置。生成輸出文件時， SignalCompiler 模塊將每個 Altera DSP Builder 塊映射至 VHDL 庫。將 MegaCore 功能作為 blackbox處理 [17]。 數學模型構建 在此設計一個 FSK 模型，在調制方法上選擇直接調制法。采用 DDS 方法來產生頻率可控的正弦信號，利用數字基帶信號控制 DDS 的頻率字輸入，實現 FSK 調制。 圖 34 所示（ ），這是一個簡化的 DDS 結構，由 8bit 累加器作為相位累加器，由二選一選擇器來選擇累加器的相位，相位是由數字基帶信號控制的。 采用改變相位增量的方法來控制頻率，可以產生相位連續的調制波形。 圖 34 FSK 調制模型 ASK 模型 如圖 35 所示（ ），這是一個簡化的 DDS 結構，首先通過 DDS 模型產生任一頻率的載波，輸出是由一個二選一的選擇器來控制載波的有無。 19 圖 35 ASK 調制模型 Simulink 模型仿真 用 DSP Builder 模塊設計好一個新的模型后，可以直接在 simulink 中進行算法級、系統級仿真驗證。對一個模型進行仿真，需要施加合適的激勵、一定的仿真步進和仿真周期，添加合適的觀察點和觀察方式。 (1) 加入仿真步進模塊。首先加入一個 Step 模塊，以模擬 SinCtrl 的按鍵使能操作。在 Simulink 庫管理器中，展開 simulink 庫，選中 Sources 庫 ，把 Sources庫中的 Step 模塊拖放到 sinout 模型窗口中（如圖 36）。把 step 模塊與 SinCtrl 輸入端口相接。注意，凡是來自 Altera DSP Builder 庫以外的模塊， SignalCompiler都不能將其變成硬件電路，即不會影響生成的 VHDL 程序，但在啟動 Simulink 仿真后能影響后面產生的仿真激勵文件。 Step 模塊的情況正是如此。 圖 36 Step 模塊 圖 37 Scope 模型 圖 38 Scope 初始顯示 (2) 添加波形觀察模塊。在 simulink 的庫管理器中，展開 simulink 庫，選中 20 其中的 Sinks 庫，把 Scope（示波器，圖 37）模塊拖放到 sinout 模型窗口中。雙擊該模塊，打開的是一個 Scope 窗口（圖 38）。 (3) Scope 參數設置。用鼠標點擊 Scope 模塊窗口上側工具欄的第二個工具按鈕：“ Parameters”參數設