基于單片機與fpga的等精度頻率計的設計(編輯修改稿)

　

【文章內容簡介】 Ts 的脈沖在主門開放時間進入計數器。設 T 為被測周期， Ts 為時 5 標，在 Tx 時間計數值為 N，可以根據以下公式來算得被測信號周期： *Tx N Ts? (22) 此種方法，被測信號頻率越高，測量誤差越大。 采用多個周期進行計數取平均值的方法雖可提高精度，每一次的等待時間較長，顯然是不可取的 [4]。 本課題測頻原理為等精度測頻原理 [5]，下面就等精度測頻原理進行具體敘述。 等精度測頻原理 等精度測頻法的最大特點是在整個被測頻率范圍內都能達到相同的測量精度，而與被測信號頻率大小無關。其原理圖如圖 所示。 M U X6 4 8QDC L RB Z HB E N AB C L KC L RB Z Q [ 3 1 . . 0 ]T FE N AT C L KC L RT Z Q [ 3 1 . . 0 ]B C L KC LT C L KC L Rs e l 2 ~ s e l 0E N AS T A R Td a t a 7 ~ d a t a 033 23 28圖 等精度測頻原理圖 圖 等精度頻率計測頻波形時序圖 6 當方波預置門控信號 CL 可由單片機發出， CL 的時間寬度對測頻精度影響較小，所以可以在 1 秒至 秒間選擇，在此設其寬度為 Tpr。 BZH 和 TF 模塊是兩個可控的 32位高速計數器， BENA 和 ENA 分別是它們的計數允許信號端，高電平有效。 標準頻率信號從 BZH 的時鐘輸入端 BCLK 輸入，設其頻率為 Fs；經整形后的被測信號從與 BZH 相似的 32 位計數器 TF 的時鐘輸入端 TCLK 輸入，設其真實頻率為 Fxe,被測頻率為 Fx。測頻原理說明如下： 測頻開始前，首先發出一個清零信號 CLR，使兩個計數器和 D 觸發器置零，同時通過信號 ENA 禁止兩個計數器計數。這是一個初始化操作。 然后由單片機發出允許測頻命令，即令預置門控信號 CL 為高電平，這時 D 觸發器要一直等到被測信號的上升沿通過時 Q 端才被置 1，與此同時，將同時啟動計數器 BZH和 TF，進入“計數允許周期”。在此期間， BZH 和 TF 分別對 標準頻率信號 (頻率為 Fs)和 被測信號（頻率為 Fx） 同時計數。當 Tpr 秒后，預置門控信號 CL 被單片機置為低電平，但此時兩個計數器仍沒有停止計數，一直等到隨后而至的被測信號的上升沿到來時，才通過 D 觸發器將把這兩個計數器同時關閉。 設 Fx 為整形后的被測信號頻率， Fs 為基準信號頻率，設在一次預置門時間 Tpr 中對被測信號的計數值為 Nx，對標準頻率信號的計數值為 Ns，則有下式成立： Fx FsNx Ns? (23) 不難得到測得的頻率為： FsFx NxNs?? (24) 最后通過控制 SEL 選擇信號和 64 位至 8 位的多路選擇器 MUX648，將計數器 BZH和 TF 中的 兩個 32 位數據分 8 次讀入單片機并按式（ 24）進行計算和結果的顯示。 7 等精度數字頻率計的設計方法 電子系統的設計方法 現代電子系統一般由模擬子系統、數字子系統和微處理器子系統三大部分組成。從概念上講，凡是利用數字技術處理和傳輸信息的電子系統都可以稱為數字系統。傳統的數字系統設計只能對電路板進行設計，通過設計電路板來實現系統功能。利用 EDA 工具，采用可編程器件，通過設計芯片來實現系統功能，這種方 法稱為基于芯片的設計方法。新的設計方法能夠由設計者定義器件的內部邏輯，將原來由電路板設計完成的大部分工作放在芯片的設計中進行。這樣不僅可以通過芯片設計實現多種數字邏輯系統，而且由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量和難度，從而有效的增強了設計的靈活性，提高了工作效率。同時，基于芯片的設計可以減少芯片的數量，縮小系統體積，降低能源消耗。圖 22 所示為電子系統的傳統設計方法和基于芯片的設計方法。 固 定 功 能 元 件電 子 系 統電 路 板 的 設 計電 子 系 統芯 片 設 計可 編 程 器 件 圖 22（ a）傳統設計方法 （ b）基于芯片設計方法 可編程邏輯器件和 EDA 技術給今天的硬件系統設計者提供了強有力的工具，使得電子系統的設計方法發生了質的變化。現在，只要擁有一臺計算機、一套相應的 EDA 8 軟件和空白的可編程邏輯器件芯片，在實驗室里就可以完成數字系統的設計和生產。 9 第三章 主要芯片及設計工具簡介 主要芯片性能介紹 AT89C51 單片機性能介紹 圖 31 AT89C51 引腳圖 AT89C51是一個內含 4K字節可編程可擦除的快閃存儲器 (Flash Memory)和 128個字 節 RAM，低電壓，高性能 CMOS 結構的 8 位單片機。采用 ATMEL 高密度非易失存儲器制造技術制造，與工業標準的 MCS51 指令集和輸出管腳相兼容。由于將多功能 8 位CPU和快閃存儲器組合在單個芯片中， ATMEL 的 AT89C51 是一種高效微控制器，為很多嵌入式控制系統提供了一種靈活性高且價廉的方案。 ⑴ AT89C51 的主要特性如下 : ●與 MCS51 兼容 ● 4K 字節可編程快閃存儲器 ●壽命 :1000 次寫 /擦 10 ●數據保留時間：十年 ● 128*8 位內部 RAM ● 32 可編程 I/0 線 ●兩個 16 位定時器 /計數器 ●五個中斷源 ●可編程串行通道 ●低功耗的閑置和掉電模式 ●片內振蕩器和時鐘電路 ⑵ 其管腳的具體說明如下： VCC: 供電電壓 GND: 接地 P0 口： P0 口為一個 8 位漏級開路雙向 I/O 口，每個引腳可驅動 8 個 TTL 門電流。當 P1 口的管腳輸入數據時，應先把口置‘ 1’。作為外部地址 /數據總線使用時，用于傳送 8 位數據和低 8 位地址。在快閃編程時， P0 口輸入，當快閃進行校驗時， P0 口輸出，此時 P0 外部必須被拉至高電平。 P1 口： P1 口是一個內部提供上拉電阻的 8 位雙向 I/O 口， P1 口緩沖器能驅動 4 個TTL 門。 P1 口管腳寫入‘ 1’后，被內部上拉為高，可用作輸入。 P1 口被外部下拉為低電平時，將輸出電流，這是由于內部上拉的緣故。 P2 口： P2 口是一個內部提供上拉電阻的 8 位雙向 I/0 口， P2 口緩沖器可驅動 4 個TTL 門電流，當 P2 口被寫‘ 1 ’時，其管腳被內部上拉電阻拉高，且作為輸入。并因此作為輸入時， P2 口被外部下拉為低 電平時，將輸出電流，這是由于內部上拉的緣故。 P1 口當用作外部程序存儲器或外部數據存儲器進行存取時， P2 口輸出 16 位地址的高八位。在給出地址“ 1”時，它利用內部上拉優勢，當對外部八位地址數據存儲器進行讀寫 11 時， P2 口輸出其特殊功能寄存器的內容。 P3 口： P3 口管腳是八個帶內部上拉電阻的雙向 I/O 口，可驅動 4 個 TTL 門電流。當 P3 口寫入‘ 1’后，被內部上拉為高電平，并用作輸入。 P3 口也可作為 AT89C51 的一些特殊功能。如下表所示： 管腳 備選功能 P3. 0 RXD(串行輸入口 ) P3. 1 TXD(串行輸出口 ) (外部中斷 0) (外部中斷 1) P3. 4 T0(計時器 0 外部輸入 ) P3. 5 T1(計對器 1 外部輸入 ) P3. 6 (外部數據存儲器寫選通 ) P3. 7 〔外部數據存儲器讀選通 ) P3 口同時為快閃編程和編程校驗接收一些控制信號。 RST: 復位輸入。當振蕩器復位器件時，要保持 RST 腳兩個機器周期的高電平時間。 ALE/PROG: 當訪問外部存儲器時，地址鎖存允許的輸出電平用于鎖存地址的低位字節。 PSEN: 外部程序存儲 器的選通信號。在由外部程序存儲器取指期間，每個機器周期兩次 PSEN 有效。但在訪問外部數據存儲器時，這兩次有效的 /PSEN 信號將不出現。 EA/VPP: 外部程序存儲選擇信號，輸入，低電平有效。當保持低電平時，則在此期間外部存儲器（ 0000HFFFFH），不管是否有內部程序存儲器。注意加密方式為 1 時， 將內部鎖定為 RESET；當 端保持高電平時，將從內部程序存儲器讀取指令碼，只有當程序計數器 PC 大于內部程序存儲器地址空間時，才從外部程序存儲器讀取指令碼，因此 12 在沒有內部 ROM 或不適用內部 ROM 的系統中， /VPP 引腳一律接地。 XTAL1: 反向振蕩放大器的輸入及內部時鐘工作電路的輸入。 XTAL2: 來自反向振蕩器的輸出。 ⑶ 振蕩器特性： XTAL1 和 XTAL2 分別為反向放大器的輸入和輸出。該反向放大器可以配置為片內振蕩器。石晶振蕩和陶瓷振蕩都可以采用。如采用外部時鐘源驅動器件， XTAL2 應不接。由于輸入至內部時鐘信號要通過一個二分頻觸發器，因此對外部時鐘信號的脈寬無任何要求，但必須保證脈沖的高低電平要求的寬度。 ⑷ 芯片擦除： 整個 EPROM 陣列和三個鎖定位的電擦除可通過正確的控制信號組合，并保持 ALE管腳處于低電平 10ms 來完成。在芯片擦除操作中，代碼陣列全被寫“ 1”且在任何非空存儲字節被重復編程以前，該操作必須被執行。 此外， AT89C51 設有穩態邏輯，可以在低到零頻率的條件下靜態邏輯，支持兩種軟件可選的掉電模式。在閑置模式下， CPU 停止工作。但 RAM、定時器、計數器、串口和中斷系統仍在工作。在掉電模式下，保存 RAM 的內容并且凍結振蕩器，禁止所有其它芯片的功能，直到下一個硬件復位為止 [6]。 FLEX10K系列芯片性能介紹 隨著電子技術的發展，電子系統的設計方法也發生了很大的變化。傳統的設計方法正 逐步退出歷史舞臺，而基于 EDA 技術的芯片設計正在成為電子系統設計的主流。大規模可編程邏輯器件 CPLD 和 FPGA 是當今應用最廣泛的兩類可編程專用集成電路（ ASIC）。可編程邏輯器件是 20 世紀 70 年代發展起來的一種新型邏輯器件，是一種由用戶編程來實現某種邏輯功能的新型器件，芯片內的邏輯門、觸發器等硬件資源可由用戶配置來連接實現專用的用戶邏輯功能。它是大規模集成電路技術飛速發展與計算機輔 13 助設計、計算機輔助生產和計算機輔助測試相結合的一種產物，是現代數字系統向超高集成度、超低功耗、超小封裝和專用化方向發展的重要基礎 。它的應用和發展不僅簡化了電路設計，降低了成本、提高了系統的可靠性和保密性，而且給數字系統的設計方法帶來了革命性的變化。目前常用的可編程邏輯器件從結構上可劃分為兩大類： CPLD 和現場可編程門陣列 FPGA。 FPGA 是 20 世紀 80 年代中期出現的可編程邏輯器件，其結構類似于掩膜可編程門陣列（ MPGA） ,它由許多獨立的可編程模塊構成，用戶可以通過編程將這些模塊連接起來實現不同的設計。 FPGA 兼容了 MPGA 和 PLD 兩者的優點，因而具有更高的集成度、更強的邏輯實現能力和更好的設計靈活性。 FPGA 具有掩膜可編程門陣列（ MPGA）的通用結構，它由邏輯功能塊排成陣列組成，并由可編程的互連資源連接這些邏輯功能塊以及相應的輸入 /輸出單元來實現不同的設計。其中 FPGA 的功能由邏輯結構的配置數據決定。工作時這些配置數據存放在片內的 SRAM 或熔絲上。基于 SRAM 的 FPGA 器件在工作前需要從芯片外部加載配置數據。用戶可以控制加載過程，在現場修改器件的邏輯功能，即所謂的現場編程。 FLEX(Flexibl Logic Element Matrix)10K 系列芯片是 ALTERA 公司新近推出的 PLD產品。與 ALTERA 公司先前推出的 MAX7000 系列 EPLD 相比， FLEX10K(以下簡稱 10K)系列具有更加豐富的內部資源 (最多可達 10 萬門 )，更加充裕的可配置的 I/O 管腳 (最多達406 條 )。再加上其低廉的價格，使得 10K 系列芯片受到越來越多用戶的歡迎。由于 10K系列芯片是以可重新配置的 CMOS 靜態 RAM 單元為基礎構成的，因此必須在每次開機時對芯片進行配置。 本測頻系統選用 FPGA 器件是 Alter 公司所生產的 FLEX10KEPF1020RC(2084)。FLEX10K 系列是第一款多達 25 萬門的嵌入式 PLD， FLEX10K 具有高密度和意欲在 設計中實現復雜宏函數和存儲器的特點，因此可以適應系統級設計的要求。每個 FLEX10K 14 器件都包含一個嵌入式陣列，它為設計者提供了有效的嵌入式門陣列和靈活的可編程邏輯。