基于fpga的cmos攝像驅動設計-資料下載頁

【導讀】化、高可靠性方向發展。圖像采集系統在當今工業、軍事、醫學各個領域都有著極其。識別、醫療器械等各個領域都有著廣泛的應用。本文介紹了一種基于FPGA的圖像

　　

【正文】 的方法。 SRAM與 FPGA的接口電路 由于 FPGA芯片內部的 RAM 資源有限，不能存儲過多的視頻數據并對其進 20 行處理，因此在本系統設計中，外加了兩片 SRAM 芯片來輔助 FPGA 進行視頻信號采集。兩片 SRAM 可以進行 16位的數據存儲，這樣 OV7670可以根據需要配置為 8 位或 16位數據 的工作模式，提高了系統的靈活性。 對 SRAM 的要求：其內部完全由靜態異步電路構成，無需輸入時鐘信號，也不必對芯片進行刷新，即可直接對無用數據進行覆蓋。 在實際的設計中為了保證控制信號的有效性， 3 條控制線 SRAM_/WE、SRAM_/OE, SRAM_/CS 分別加了一個 FPGA芯片連接。具體電路如圖 ： DATA[70] DATA[158] 圖 SRAM與 FPGA的接口電路 SRAM(A) SRAM(B) ADDR[180] SRAM_/WE SRAM_/OE SRAM_/CS FPGA 21 第 4 章 系統軟件設 計 現場可編程門陣列器件 為了產生系統所需的時序 , 采用現場可編程門陣列器件 ( FPGA) , FPGA 包括可編程邏輯宏單元、可編程 I/ O 單元、可編程內部連線三種結構 , 其集成度遠遠高于 PAL、 GAL、 EPLD 等可編程器件 , 并在速度上具有一定的優勢。它是作為專用集成電路 (ASIC) 領域中的一種半定制電路而出現的 , 解決了定制電路的不足 , 又克服了原有可編程門電路數有限的缺點。 CMOS 寄存器配置時序的 VHDL描述 時序部分的主要功能是驅動 CMOS 圖像傳感器的正常工作 , 驅動 時序的要求使得驅動電路的設計規模較大 , 復雜程度高 , 很難用傳統的方式描述 ,必須采用更高層次的描述方法 , 實現自頂向下的設計 , 因此可以用 VHDL 語言與 FPGA 器件結合 , 設計的關鍵就是用 VHDL 語言描述 SCCB的配置時序關系。根據自頂向下的設計方法 , 確定輸入輸出信號 , 同時根據時序分析劃分功能模塊 , 然后把所有的輸入輸出信號分配到各個功能模塊中 , 每個功能模塊分別進行 VHDL 設計輸入、功能仿真、后仿真。在各個功能模塊實現其各自功能后 , 然后到頂層設計當中 , 再完成頂層的 VHDL 設計輸入、功能仿 真、綜合、后仿真 , 直至最后達到設計要求。 系統 軟件 初始化 圖像傳感器初始化，包括設置圖像傳感器的圖像窗口、幀頻、曝光時間等。該部分程序基于狀態機設計，全部采用默認值，通過修改實現不同的設置達到滿意的圖像效果，狀態 aa、 b、 c、 d、 e、 f、 start 為順序執行，部分程序如下： input cam_clk。 (圖像傳感器的基準時鐘 ) input reset。 (復位信號 ) output[3:0] a。 (地址線 ) inout [7:0] data。 (雙向數據線 ) output csb。 (芯片片選 )） output web。 (寄存器寫使能 ) output oeb。 (數據總線數據使能 ) 22 輸出信號的設置如下： (初始狀態：總線在空閑時為高阻態 ) aa:begin a = 439。b0110。data = 839。b00000000。oeb = 1。csb= 0。 web = 0。end (設置寄存器 HWCTL) b: begin a = 439。b0111。data = 839。b00000000。oeb = 1。csb= 0。 web = 0。end (設置寄存器 VWCTL 得到最大圖像窗口 ) c: begin a = 439。b0100。data = 839。b00000000。oeb = 1。csb= 0。 web = 0。end (設置寄存器 FRCTL 得到最高幀頻 ) d: begin a = 439。b0101。data = 839。b00000000。oeb = 1。csb= 0。 web = 0。end(設置寄存器 MCTL) e: begin a = 439。b0001。data = 839。b00000000。oeb = 1。csb= 0。 web = 0。end (設置寄存器 FCTL) f: begin a = 439。b0010。data = 839。b11111111。oeb = 1。csb= 0。 web = 0。end (設置寄存器 EXCTL 選擇自動曝光 ) start:begin oeb = 0。csb= 0。web = 1。a = 439。b1000。 end (選通視頻寄存器，準備接收數據 ) 該部分程序仿真如圖 ?？梢?， FPGA對圖像傳感器初始化后，選通視頻寄存器開始接收數據。 圖 初始化程序仿真圖 接收數據 數據存儲采用兩片 SRAM 存儲器，每片每次存儲一幀圖像，當寫完第一 幀后，外部連接的微處理器可以根據需要取出數據進行處理，而控制器可以繼續將下一幀圖像寫入另一片存儲器。存儲器的選該部分仍采用狀態機設計，根據 OV5017 輸出的幀同步信號、行同步信號和像素時鐘來決定狀態的轉換，圖 為該部分的狀態轉換： 23 圖 狀態轉化圖 狀態 A：等待一幀數據的結束，如果 VSYNC＝ 1，表示一幀數據結束，轉到狀態 B； 狀態 B：等待一幀數據的開始，如果 VSYNC＝ 0，表示一幀數據開始，轉到狀態 C； 狀態 C：等待行數據的開始，如果 HREF＝ 1，表示行數據開始，轉到狀態 D； 狀態 D：根據像素時鐘寫數據，等待行數據結束，若 HREF＝ 0，表示行數據結束，轉到狀態 E； 狀態 E：等待下一行數據開始和一幀數據的結束，當 HRER＝ 1，表示新的行數據到達，轉到狀態 D； VSYNC＝ 1，表示該幀數據結束，轉到狀態 F； 狀態 F：等待一幀數據的開始，如果 VSYNC＝ 0，表示一幀數據開始，轉到狀態 G； 狀態 G：等待行數據的開始，如果 HREF＝ 1，表示行數據開始，轉到狀態 H； 24 狀態 H：根據像素時鐘開始寫數據，并等待行數據結束，如果 HREF＝ 0，表示行數據結束，轉到狀態 I，此處與狀態 D不同在于將該幀數 據寫入到另一片存儲器； 狀態 I：等待下一行數據開始和一幀數據的結束，當 HRER＝ 1，表示新的行數據到達，轉到狀態 H；如果 VSYNC＝ 1，表示該幀數據結束，轉到狀態 B； 部分程序如下： input reset。 (復位信號 ) input vsync。 (垂直同步信號 ) input href。 (水平同步信號 ) input pclk。 (像素時鐘 ) ctr_res = 0。 (存儲器地址清零信號，高電平有效 ) mem_sel = 0。 (為存儲器片選信號，高電平有效 ) wr_en0 = 0。 (為存儲器 0寫信 號，高電平有效 ) wr_en1 = 0。 (存儲器 1寫信號，高電平有效） 以下為狀態轉換： a:begin if(vsync) next = b。 else next = a。end b:begin if(!vsync) next = c。 else next = b。end c:begin if(vsync) next = b。 else if( href) next = d。 else next = c。end d:begin if(vsync) next = b。 else if(!href) next = e。 else next = d。end e:begin if(vsync) next = f。 else if( href) next = d。 else next = e。end f:begin if(!vsync) next = g。 else next = f。end g:begin if(vsync) next = f。 else if( href) next = h。 else next = g。end h:begin if(vsync) next = f。 else if(!href) next = i。 else next = h。end i:begin if(vsync) next = b。 else if( href) next = h。 else next = i。end 輸出信號的設置如下： 25 if(present == a)begin ctr_res = 0。mem_sel = 0。 wr_en0 = 0。wr_en1 = 0。end else if(present == b)begin ctr_res = 1。mem_sel = 0。 wr_en0 = 0。wr_en1 = 0。end else if(present == c)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 0。wr_en1 = 0。end else if(present == d)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 1。wr_en1 = 0。end else if(present == e)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 0。wr_en1 = 0。end else if(present == f)begin ctr_res = 1。mem_sel = 0。 wr_en0 = 0。wr_en1 = 0。end else if(present == g)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 0。wr_en1 = 0。end else if(present == h)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 0。wr_en1 = 1。end else if(present == i)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 0。wr_en1 = 0。end else begin ctr_res = 0。mem_sel = 0。wr_en0 = 0。wr_en1=0。end 其程序的仿真波形如圖 ，由波形可以看出，兩片存儲器的寫信號由幀同步信號（ VSYNC）控制，即兩片存儲器分別存儲奇幀和偶幀數據。 圖 CMOS輸出信號仿真