基于fpga的計數器設計-資料下載頁

【導讀】本課程設計要完成一個1位十進制計數器的設計。計數器是大規模集成電路中運。用最廣泛的結構之一。在模擬及數字集成電路設計當中,靈活地選擇與使用計數器可以。實現很多復雜的功能,可以大量減少電路設計的復雜度和工作量。討論了一種可預置加。給出詳細的VerilogHDL源代碼。最后,設計出了激勵代碼對其進行仿真驗證,實驗結。果證明該設計符合功能要求,可以實現預定的功能。

　　

【正文】 展。 EDA 技術就 是以計算機為工具，設計者在 EDA 軟件平臺上，用硬件描述語言 VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。 EDA技術的出現，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。 概念 EDA 技術的概念 通信 102班，姓名 青瓜 基于 FPGA的計數器 設計 9 EDA 技術是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產品的自動設計。 利用 EDA 工具，電子設計師可以從概念、算法、協議等開始設計電子系統，大 量工作可以通過計算機完成，并可以將電子產品從電路設計、性能分析到設計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。 應用 現在對 EDA 的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產、生物、醫學、軍事等各個領域，都有 EDA 的應用。目前 EDA 技術已在各大公司、企事業單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術。本文所指的 EDA 技術，主要針對電子電路設計、 PCB 設計和 IC 設計。 EDA 設計可分為系統級、電路級和物理實 現級。 通信 102班，姓名 青瓜 基于 FPGA的計數器 設計 10 第 3 章 設計 思路 模塊是 Verilog 的基本描述單位，用于描述某個設計的功能或結構及其與其他模塊通信的外部端口。一個設計的結構可使用開關級原語、門級原語和用戶定義的原語方式描述 。 設計的數據流行為使用連續賦值語句進行描述 。 時序行為使用過程結構描述。一個模塊可以在另一個模塊中調用。 圖 31 總 設計 圖 輸入 模塊 輸入端由輸入時鐘信號和清零控制輸入構成，用來接收輸入信號，實現對信號的控制計數。 圖 32 輸入 通信 102班，姓名 青瓜 基于 FPGA的計數器 設計 11 寄存器 模塊 圖 32 輸出寄存器 寄存器是中央處理器內的組 成部分。寄存器是有限存貯容量的高速存貯部件，它們可用來暫存指令、數據和地址。在中央處理器的控制部件中，包含的寄存器有指令寄存器 (IR)和程序計數器 (PC)。在中央處理器的算術及邏輯部件中，包含的寄存器有累加器(ACC)。 輸出 模塊 圖 36 輸出 輸出端用來輸出計數后的結果 計數 模塊 圖 37 計數器 通信 102班，姓名 青瓜 基于 FPGA的計數器 設計 12 計數是一種最簡單基本的運算，計數器就是實現這種運算的邏輯電路，計數器在數字系統中主要是對脈沖的個數進行計數，以實現測量、計數和控制的功能，同時兼有分頻功能，計數器是由基本的計數單 元和一些控制門所組成，計數單元則由一系列具有存儲信息功能的各類觸發器構成，這些觸發器有 RS 觸發器、 T 觸發器、 D 觸發器及 JK觸發器等。計數器在數字系統中應用廣泛，如在電子計算機的控制器中對指令地址進行計數，以便順序取出下一條指令，在運算器中作乘法、除法運算時記下加法、減法次數，又如在數字儀器中對脈沖的計數等等。計數器可以用來顯示產品的工作狀態，一般來說主要是用來表示產品已經完成了多少份的折頁配頁工作。它主要的指標在于計數器的位數，常見的有 3 位和 4 位的。 通信 102班，姓名 青瓜 基于 FPGA的計數器 設計 13 第 4 章 程序 設計 主程序 使 用 Verilog HDL 語言編程。 module jishuqi(iclk,rst_n,q,overflow)。 input iclk。 input rst_n。 output reg [3:0]q。 output overflow。 always @(posedge iclk or negedge rst_n) begin if(~rst_n) q = 439。h0。 else begin if(439。h9 == q) q = 439。h0。 else q = q + 439。h1。 end end assign overflow = 439。h9 == q。 endmodule always 語句 always @(posedge iclk or negedge rst_n) always 語句用來實現程序的循環。 ifelse 語句 if(439。h9 == q) q = 439。h0。 通信 102班，姓名 青瓜 基于 FPGA的計數器 設計 14 else q = q + 439。h1。 if— else 語句用來判斷是否達到條件，達到擇執行，否則不執行語句 第 5 章 波形 仿真 由波形仿真可知，當復位沒有按下時 ， 計數器累計加數 ， 復位 按下是 ，輸出 數據清零。 通信 102班，姓名 青瓜 基于 FPGA的計數器 設計 15 結論 在課程設計中采用 Verilog HDL 語言設計的計數器 , 借助其功能強大的語言結構 , 簡明的代碼描述復雜控制邏輯設計 , 與工藝無關特性 , 在提高工作效率的同時達到求解目的 , 并可以通過 Verilog HDL 語言的綜合工具進行相應硬件電路的生成 ,具有傳統邏輯設計方法所無法比擬的優越性。為了檢驗所設計的電路的正確性 ,用仿真工具進行仿真驗證 , 得出了正確的實驗數據。 計數器作為 FPGA 實際應用的一個例子，在日常生活中發揮著非常重要的作用。要實現 意見具體的事件判斷和做出反應，實現自動化。 通信 102班，姓名 青瓜 基于 FPGA的計數器 設計 16 參考文獻 [1] 夏宇聞． Verilog數字系統設計教程 ． 北京航空航天大學出版社 ． [2] 李景華 , 杜玉遠 ． Verilog HDL語言及數字系統設計 ． 國防工業出版社 ． [3] 劉睿強 , 童貞理 , 尹洪劍 ． Verilog HDL數字系統設計及實踐 ． 電子工業出版社 ． [4] 劉振來 , 張志榮 , 顧建雄 , 等 . 異步二進制可逆計數器的設計 通信 102班，姓名 青瓜 基于 FPGA的計數器 設計 17 附錄 1 實驗程序 module jishuqi(iclk,rst_n,q,overflow)。 input iclk。 input rst_n。 output reg [3:0]q。 output overflow。 always @(posedge iclk or negedge rst_n) begin if(~rst_n) q = 439。h0。 else begin if(439。h9 == q) q = 439。h0。 else q = q + 439。h1。 end end assign overflow = 439。h9 == q。 endmodule 通信 102班，姓名 青瓜 基于 FPGA的計數器 設計 18 致謝 在這次 的 課程設計中 ， 特別 要感謝我的指導教師董亮老師， 以及在同學的幫助下我才能 順利完成了這次 eda 課程設計。