基于fpga的電子密碼鎖的設計論文帶仿真-資料下載頁

　　

【正文】 .人民郵電出版社 ,2021. [4] 王汝文，宋政湘，楊偉等 .電器智能化原理及應用 [M].北京 :電子工業(yè)出版社 ,： 45. [5] 尤國平 ,陳新 ,林偉 ,黃世震 .基于 VHDL 語言的串行密碼鎖設計 [J].國外電子測量技 [6]王寬仁 .可靠安全的智能密碼鎖 .電子技術應用 .2021,27(2):14～ 16.術 ,2021(9):1316. [7] Susan A. R. Garrod, Rober J. Application and Design of Digital logic Analysis[M]. Purdue University, Saunders College Publishing, Philadelphia, 1991:45. [8]廖裕評，陸瑞強 .CPLD 數字電路設計 .北京：清華大學出版社， 2021. [9] . Alouani,etal. On sensor Track Fusion[M]. Proceedings of America control Conference,Maryland, June 1994:142～ 144. [10 ]王衛(wèi)兵 , 劉克剛 , 朱秋萍 . 用 FPGA 的電子密碼鎖 [J ]. 電子技術 , 2021, 32 (1) : 26 28. [11] 李廣軍，孟憲元。可編程 ASIC 設計及其應用。成都：電子科技大學出版社，2021. [12] 尹常永編著 .EDA 技術與數字系統(tǒng)設計 .西安 :西安電子科技大 學出版社 .2021. [13] 潘松等編著 .VHDL 實用教程 .電子科技大學出版社 .. [14] 辛春艷， VHDL 硬件描述語音。北京：國防工業(yè)出版社， 2021. [15] （美） Stefan Sjoholm. 用 VHDL 設計電子線路 .邊計年，薛宏熙譯。北京：清華大學出版社， 1997. [16] 楊春玲 ,張輝 .現(xiàn)代可編程邏輯器件及 SOPC 應用設計 [M].哈爾濱工業(yè)大學出版社 ,2021. [17] 尹常永編著 .EDA 技術與數字系統(tǒng)設計 .西安 :西安電子科技大學出版社 .2021. [ 18 ]譚會生 , 瞿 遂春 . EDA 技術綜合應用實例與分析 [M ].西安 : 西安電子科技大學出版社 , 2021. [19] 于楓編著 .ALTERA 可編程邏輯器件應用技術 .北京 :科學出版社 .2021. [20] . Alouani,etal. On sensor Track Fusion[M]. Proceedings of America control 27 Conference,Maryland, June 1994:142～ 144. [21]李連華 . 基于 FPGA 的電子密碼鎖設計 [J ]. 中國科技信 . [22]王道憲 .CPLD/FPGA 可編程邏輯器件應用與開發(fā) .北京 :國防工業(yè)出版社 ,. [23] 盧毅，賴杰， VHDL 與數字電路設計，北京 :科學出版社， . 社 ,2021. [24] 王振紅 .VHDL 數字電路設計與應用實踐教程 .北京：機械工業(yè)出版社， 2021. [25] 閻石 .數字電子技術基礎 [M].北京：高等教育出版社， 1998:19 28 附 錄 1 主程序 library ieee。 use 。 entity key is port(clk:in std_logic。 keyin:in std_logic_vector(11 downto 0)。 keyout:out integer range 0 to 11。 clkout:out std_logic)。 end key。 architecture behave of key is signal cout:std_logic。 signal k,m:integer range 0 to 11。 signal n:integer range 0 to 6000。 signal lastk:std_logic_vector(11 downto 0)。 begin process(clk) begin if clk39。event and clk=39。139。 then if cout=39。139。 then cout=39。039。 end if。 if lastk=000000000000 and keyin/=000000000000 then lastk=keyin。 elsif lastk/=000000000000 then if n6000 then n=n+1。 else if lastk=keyin then 29 if lastk(m)=39。139。 then k=m。 cout=39。139。 else if m11 then m=m+1。 else m=0。 lastk=000000000000。 n=0。 end if。 end if。 else lastk=000000000000。 end if。 end if。 end if。 end if。 end process。 keyout=k。 clkout=cout。 end behave。 2 解碼程序 library ieee。 use 。 entity decode is port(t0,t1,t2,t3,t4,t5,t6,t7:in integer range 0 to 9。 clk:in std_logic。 code:out std_logic_vector(7 downto 0)。 led:out std_logic_vector(7 downto 0))。 end decode。 architecture one of decode is 30 signal n:integer range 0 to 7。 signal m:integer range 0 to 11。 begin process(clk) begin if clk39。event and clk=39。139。 then if n7 then n=n+1。 else n=0。 end if。 end if。 end process。 process(n) begin case n is when 0 =m=t7。led=10000000。 when 1 =m=t6。led=01000000。 when 2 =m=t5。led=00100000。 when 3 =m=t4。led=00010000。 when 4 =m=t3。led=00001000。 when 5 =m=t2。led=00000100。 when 6 =m=t1。led=00000010。 when 7 =m=t0。led=00000001。 when others =null。 end case。 end process。 process(m) begin case m is when 0 =code=00111111。 when 1 =code=00000110。 when 2 =code=01011011。 when 3 =code=01001111。 when 4 =code=01100110。 31 when 5 =code=01101101。 when 6 =code=01111101。 when 7 =code=00000111。 when 8 =code=01111111。 when 9 =code=01101111。 when 10 =code=01000000。 when 11 =code=00000000。 when others =null。 end case。 end process。 end one。 3 掃描程序 library ieee。 use 。 entity keyword is port(key:in integer range 0 to 11。 clk,lock:in std_logic。 alarm:out std_logic。 door:out std_logic。 word0,word1,word2,word3,word4,word5,word6,word7:out integer range 0 to 12)。 end keyword。 architecture one of keyword is signal w0,w1,w2,w3,w4,w5,w6,w7,k0,k1,k2,k3,k4,k5,k6,k7:integer range 0 to 12。 signal n,i:integer range 0 to 3。 signal m:std_logic。 begin process(clk) begin if clk39。event and clk=39。139。 then if lock=39。139。 then 32 m=39。039。； n=0。k0=0。k1=0。k2=0。k3=0。k4=0。k5=0。k6=0。k7=0； elsif key=10 then n=0； if m=39。039。 then if k0/=w0 OR k1/=w1 OR k2/=w2 OR k3/=w3 OR k4/=w4 OR k5/=w5 OR k6/=w6 OR k7/=w7 then if i3 then i=i+1； else alarm=39。139。； end if； else m=39。139。n=0； alarm=39。039。； end if； else w0=k0。w1=k1。w2=k2。w3=k3。w4=k4。w5=k5。w6=k6。w7=k7； end if； elsif key10 then k7=k6。k6=k5。k5=k4。k4=k3。k3=k2。k2=k1。k1=k0。k0=key； end if； end if； end process； door=m。word0=k0。word1=k1。word2=k2。word3=k3。word4=k4。word5=k5。word6=k6。word7=k7； end one； 33 獨創(chuàng)性聲明 本人聲明所呈交的論文（設計）是我個人在導師指導下進行的研究工作及取得的研究成果。盡我所知，除文中已經標明引用的內容外，本論文（設計）不包含任何其他個人或集體已經發(fā)表或撰寫過的研究成果。對本文的研究做出貢獻的個人和集體，均已在文中以明確方式標明。本人完全意識到，本聲明的法律結果由本人承擔。 學位論文作者 簽