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數(shù)電課程設(shè)計(jì)指導(dǎo)書-資料下載頁

2026-05-25 14:17本頁面

　　

【正文】編輯器，如圖形編輯器、文本編輯器等，同時(shí)包15 含對應(yīng)的分析器。 2．設(shè)計(jì)數(shù)據(jù)庫子模塊該模塊存放系統(tǒng)提供的庫單元以及用戶的設(shè)計(jì)描述和中間設(shè)計(jì)結(jié)果。 3．分析驗(yàn)證子模塊該模塊包括各個(gè)層次的模擬驗(yàn)證、設(shè)計(jì)規(guī)則的檢查、故障診斷等。 4．綜合仿真子模塊該模塊包括各個(gè)層次的綜合工具，理想的情況是 :從高層次到低層次的綜合仿真全部由 EDA工具自動(dòng)實(shí)現(xiàn)。 5．布局布線子模塊該模塊實(shí)現(xiàn)由邏輯設(shè)計(jì)到物理實(shí)現(xiàn)的映射，因此與物理實(shí)現(xiàn)的方式密切相關(guān)。例如，最終的物理實(shí)現(xiàn)可以是門陣列、可編程邏輯器件等。由于對應(yīng)的器件不同，因此各自的布局布線工具會有很大的差異。三、 EDA 工具發(fā)展趨勢 1．設(shè)計(jì)輸入工具的發(fā)展趨勢早期 EDA工具設(shè)計(jì)輸入普遍采用原理圖輸入方式，由元件符號和連線組成。這種以文字和圖形作為設(shè)計(jì)載體的文件，可以將設(shè)計(jì)信息加載到后續(xù)的 EDA工具，完成設(shè)計(jì)分析工作。原理圖輸入方式的優(yōu)點(diǎn)是直觀，能滿足以設(shè)計(jì)分析為主的一般要求，但是原理圖輸入方式不適于用EDA綜合工具。 80年代末，電子設(shè)計(jì)開始采用新的綜合工具，設(shè)計(jì)描述開始由原理圖設(shè)計(jì)描述轉(zhuǎn)向以各種硬件描述語言為主的編程方式。用硬件描述語言描述設(shè)計(jì)，更接近系統(tǒng)行為描述，且便于綜合，更適于傳遞和修改設(shè)計(jì)信息，還可以建立獨(dú)立于工藝的設(shè)計(jì)文件，不便之處是不太直觀，要求設(shè)計(jì)師學(xué)會編程。很多電子設(shè)計(jì)師都具有原理圖設(shè)計(jì)的豐富經(jīng)驗(yàn)，不具有編程經(jīng)驗(yàn)，所以仍然希望繼續(xù)在比較熟悉的符號與圖形環(huán)境中完成設(shè)計(jì)，而不是利用編程完成設(shè)計(jì)。為此， EDA公司在 90年代相繼推出一批圖形化免編程的設(shè)計(jì)輸入工具，它們允許設(shè)計(jì)師用他們最方便并熟悉的設(shè)計(jì)方式，如框圖、狀態(tài)圖、真值表和邏輯方程建立設(shè)計(jì)文件，然后由 EDA 工具自動(dòng)生成綜合所需的硬件描述語言文件。例如， ALTA Group的設(shè)計(jì)工具，以框圖編輯器作為設(shè)計(jì)輸入工具，然后可以生成 “ C”和“ VHDL”源代碼。“ C”代碼可送數(shù)字信號處理器 DSP相關(guān)的開發(fā)系統(tǒng)，“ VHDL”代碼則送 EDA綜合工具。 2．具有混合信號處理能力的 EDA工具目前，數(shù)字電路設(shè)計(jì)的 EDA工具遠(yuǎn)比模擬電路的 EDA工具多，模擬集成電路 EDA工具開發(fā)的難度較大，但是，由于物理量本身多以模擬形式存在，所以實(shí)現(xiàn)高性能的復(fù)雜電子系統(tǒng)的設(shè)計(jì)離不開模擬信號。因此， 90 年代以來 EDA 工具廠商都比較重視數(shù) /模混合信號設(shè)計(jì)工具的開發(fā)。對數(shù)字信號的語言描述 IEEE己經(jīng)制定了 VHDL標(biāo)準(zhǔn)，對模擬信號的語言描述正在制定 AHDL標(biāo)準(zhǔn)，此外還提出了對微波信號的 MHDL描述語言。 3．發(fā)展更為有效的仿真工具通常，可以將電子系統(tǒng)設(shè)計(jì)的仿真過程分成兩個(gè)階段：即設(shè)計(jì)前期的系統(tǒng)級仿真和設(shè)計(jì)過16 程中的電路級仿真。系統(tǒng)級仿真主要驗(yàn)證系統(tǒng)的功能；電路級仿真主要驗(yàn)證系統(tǒng)的性能，決定怎樣實(shí)現(xiàn)設(shè)計(jì)所需的精度。在整個(gè)電子設(shè)計(jì)過程中仿真是花費(fèi)時(shí)間最多的工作，也是占用 EDA工具資源最多的一個(gè)環(huán)節(jié)。通常設(shè)計(jì)活動(dòng)的大部分時(shí)間在做仿真，驗(yàn)證設(shè)計(jì)的有效性、測試設(shè)計(jì)的精度、處理和保證設(shè)計(jì)要求等。仿真過程中仿真收斂的快慢同樣是關(guān)鍵因素之一。提高仿真的有效性一方面是建立合理的仿真算法，另一方面是系統(tǒng)級仿真中系統(tǒng)級模型的建模，電路級仿真中電路級模型的建模。預(yù)計(jì)在下一代 EDA工具中，仿真工具將有一個(gè)較大的發(fā)展。 4．開發(fā)更為理想的設(shè)計(jì)綜合工具今天，電子系統(tǒng)和電路的集成規(guī)模越來越大，幾乎不可能直接面向版圖做設(shè)計(jì)，若要找出版圖中的錯(cuò)誤，更是難上加難。將設(shè)計(jì)者的精力從繁瑣的版圖設(shè)計(jì)和分析中轉(zhuǎn)移到設(shè)計(jì)前期的算法開發(fā)和功能驗(yàn)證上，這是設(shè)計(jì)綜合工具要達(dá)到的目的。高層次設(shè)計(jì)綜合工具可以將低層次的硬件設(shè)計(jì)一直轉(zhuǎn)換到物理級的設(shè)計(jì)，實(shí)現(xiàn)不同層次和不同形式的設(shè)計(jì)描述轉(zhuǎn)換，通過各種綜合算法實(shí)現(xiàn)設(shè)計(jì)目標(biāo)所規(guī)定的優(yōu)化設(shè) 計(jì)。當(dāng)然，設(shè)計(jì)者的經(jīng)驗(yàn)在設(shè)計(jì)綜合中仍將起到重要的作用，自動(dòng)綜合工具將有效地提高優(yōu)化設(shè)計(jì)的效率。設(shè)計(jì)綜合工具由最初的只能實(shí)現(xiàn)邏輯綜合，逐步發(fā)展到可以實(shí)現(xiàn)設(shè)計(jì)前端的綜合直至設(shè)計(jì)后端的版圖綜合以及測試綜合的理想且完整的綜合工具。設(shè)計(jì)前端的綜合工具也稱高層次綜合工具，可以實(shí)現(xiàn)從算法級的行為描述到寄存器傳輸級結(jié)構(gòu)描述的轉(zhuǎn)換，給出滿足約束條件的硬件結(jié)構(gòu)。在確定寄存器傳輸結(jié)構(gòu)描述后，由邏輯綜合工具完成硬件的門級結(jié)構(gòu)描述。邏輯綜合的結(jié)果將作為版圖綜合的輸入數(shù)據(jù)，進(jìn)行版圖綜合。版圖綜合則是將門級和電路級的結(jié)構(gòu)描述轉(zhuǎn)換成物理版圖的描述，版圖綜合時(shí)將通過自動(dòng)交互的設(shè)計(jì)環(huán)境，實(shí)現(xiàn)按面積、速度和功率完成布局布線的優(yōu)化，實(shí)現(xiàn)最佳的版圖設(shè)計(jì)。人們希望將設(shè)計(jì)測試工作盡可能地提前到設(shè)計(jì)前期，以便縮短設(shè)計(jì)周期，減少測試費(fèi)用，因此測試綜合貫穿在設(shè)計(jì)過程的始終。測試綜合可以消除設(shè)計(jì)中的冗余邏輯、診斷不可測的邏輯結(jié)構(gòu)、自動(dòng)插入可測性結(jié)構(gòu)、生成測試向量，當(dāng)整個(gè)電路設(shè)計(jì)完成時(shí)，測試設(shè)計(jì)也隨之完成。面對當(dāng)今飛速發(fā)展的電子產(chǎn)品市場，電子設(shè)計(jì)人員需要更加實(shí)用、快捷的 EDA 工具，使用統(tǒng)一的集成化設(shè)計(jì)環(huán)境，改變優(yōu)先考慮具體物理實(shí)現(xiàn)方式的傳統(tǒng)設(shè)計(jì)思路，而將精力集中到設(shè)計(jì)構(gòu)思、方案比較和尋找優(yōu)化設(shè)計(jì)等方面，以最快的速度開發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。今后的 EDA工具將向著功能強(qiáng)大、簡單易學(xué)、使用方便的方向發(fā)展。

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