邏輯分析儀的設計電子設計專業畢業設計畢業論-資料下載頁

　　

【正文】 組件提供電源 13 AGND 電源 模擬接地 15,16 DPLUS,DMINUS I/O/Z USB D+和 D 49 RESET I 復位信號線，低電平有效 11,12 XTALIN,XTALOUT I,O 晶振輸入、輸出管腳 5 CLKOUT O/Z 時鐘信號輸出端，默認為 12MHZ 40~47 PA0PA7 I/O/Z I/O 口 PA，具有第二復用功能 23 25~32 PB0PB7(FD0FD7) I/O/Z I/O 口 PB（雙向FIFO/GPIF 的低 8位數據總線） 52~56,1~3 PD0PD7(FD8FD15) I/O/Z I/O 口 PD（雙向FIFO/GPIF 的高 8位數據總線） 8 RDY0/SLRD I GPIF 輸入信號端 /從屬 FIFO 的讀選送端 9 RDY1/SLWR I GPIF 輸入信號端 /從屬 FIFO 的寫選送端 36~38 CTL0CTL2/FLAGAFLAGC O GPIF 控制輸出端 /從屬 FIFO 的輸出狀態標志信號 20 IFCLK I/O/Z 從屬 FIFO 的同步時鐘信號 21 Reserved I 保留，接地 51 WAKEUP I USB 喚醒信號輸入端 22,23 SCL,SDA OD I2C 總線的時鐘信號線和數據信號線 6,14,18,24,34,39,50 VCC 電源 電源線，接 4,7,17,19,33,35,48 GND 電源 接地線 CY7C68013 有兩種模式：從屬 FIFO 模式和 GPIF 模式 [12]。在從屬 FIFO 模式中，外圍電路對 CY7C68013 的端點 8 四個端點的數據緩沖區進行讀寫。 此時相對于 FPGA 來講， CY7C68013 就是一個 FIFO 存儲器；在 GPIF 模式中， CY7C68013 由軟件編程輸出讀寫時的控制波形。本設計采用從屬 FIFO 模式， 24 其連接結構如圖 45 所示。 F X 2 S L A V E M O D EF P G AI F C L KF L A G AF L A G BF L A B CF L A G D / S L C S S L O ES L R DS L W RP K T E N DF D [ 1 5 : 0 ]F I F O A D R [ 1 : 0 ] 圖 45 FIFO 從屬模式結構圖 USB和 FPGA 的驅動電路 USB 和 FPGA 的驅動電路如 圖 46 所示。（大圖見附錄 3） P A 1 / I N T 1 41P A 2 / S L O E42P A 3 / W U 243P A 4 / F I F O A D R 044P A 5 / F I F O A D R 145P A 6 / P K T E N D46P A 7 / F L A G D47P B 0 / F D 025P A 0 / I N T 0 40P B 1 / F D 126P B 2 / F D 227P B 3 / F D 328P B 4 / F D 429P B 5 / F D 530P B 6 / F D 631P B 7 / F D 732P D 0 / F D 852P D 1 / F D 953P D 2 / F D 1 054P D 3 / F D 1 155P D 4 / F D 1 256P D 5 / F D 1 31P D 6 / F D 1 42P D 7 / F D 1 53S C L22S D A23A V C C10GND533GND635GND14AGND13D M I N U S16D P L U S15GND419I F C L K20GND317GND27VCC16VCC214VCC318VCC424VCC534VCC639VCC750GND748X T A L O U T11X T A L I N12R E S E R V E D21C L K O U T5R D Y 0 / S L R D 8R D Y 1 / S L W R 9C T L 0 / F L A G A 36C T L 1 / F L A G B 37C T L 2 / F L A G C 38R E S E T 49W A K E U P 513 . 3 VC 1 92 2 p FC 2 03 0 p F3 . 3 VY2C R Y S T A LC 2 42 2 p FC 2 12 2 p FD+DR 1 52 . 2 K Ω2 . 2 K ΩR 1 63 . 3 VR 1 72 . 2 K ΩP A 0P A 1S L O EP A 3F I F O A D R 0F I F O A D R 1P K T E N DF L A G DF D 0F D 1F D 2F D 3F D 4F D 5F D 6F D 7P D 0P D 1P D 2P D 3P D 4P D 5P D 6P D 7F L A G CF L A G BF L A G AS L W RS L R DR E S E TW A K E U PS2S W P B A 0 A 1 A 2 V S SV C CWPS C LS D AU1S W P BC 2 31 μ FR 1 41 0 0 K ΩR E S E T3 . 3 VS3S W P BC 2 41 μ FR 1 8R E S 23 . 3 VW A K E U P3 . 3 VC 2 22 2 p F3 . 3 VR 1 02 . 2 K Ω3 . 3 V3 . 3 VD+DR91 0 0 K ΩV C CDG N DG N DG N DD+U2R E S 2S C LS D A 圖 46 USB 與 FPGA 驅動電路設計圖 在 Slave 從屬 FIFO 模式下， CY7C68013 的 SLCS 管腳為從屬 FIFO 的片選信 號，低電平有效，和 FPGA 的 I/O 口連接，由 FPGA 控制， FD[15:0]為從屬 FIFO 25 的 16 位數據線 。FIFOADR[1:0]用于選擇和 FD[15:0]相連接的端點緩沖區， SLRD和 SLWR 為從屬 FIFO 讀寫選通控制信號 。FLAGA 為從屬 FIFO 可編程狀態標志信號 。FLAGB為從屬 FIFO滿狀態標志信號 。FLAGC為從屬 FIFO空狀態標志信號 。使用 CY7C68013 的 PAO、 PA1 和 PA3 管腳作為采樣頻率控制和觸發控制信號，以決定系統采樣頻率和觸發方式。 在硬件設計時需要注意的是， EZUSB FX2 的 I2C 接口信號線 SCL 和 SDA都是漏極開路輸出和遲滯輸入的，在使用時，不論其是否外接 I2C 總線設備，這兩個管腳都應連接 的上拉電阻，以使 CY7C68013 能正確地完成列舉和重列舉。 需要再補充的是 當 FX 2 上電后， 它 內部的 PLL 電路大約需要 200μ s 的時間才能穩定 下來 ，因此在芯片的 RESET 管腳上連接一個 RC 復位電路， 正常情況下要 在電源端接一個 100KΩ的電阻，而在 接 地端接一個 1μ F 的電容，以提供有效的復位信號 [15]。除了這些之外， CY7C68013 芯片的 硬件電路設計時還需要注意 : 引腳需通過 10K 電阻接地，否則不能正確找到 USB 設備 。 引腳通過 10K 電阻接地，否則不能正確找到 USB 設備 。 3WAKEUP 引腳沒使用時，要通過 10KΩ電阻上拉 。 。 22~30pF。 CMOS 有源晶振，輸入接 XIN， XOUT 可作輸出。 26 5 邏輯分析儀的軟件設計 FPGA 設計流程 基于 FPGA 的數字系統設計流程主要包括四個步驟，即設計輸入、仿真、綜合和布局布線 [16]。 設計輸入有多種表 達方式，最常用的是原理圖方式和硬件描述語言 HDL 文本方式兩種。其中 HDL 應用最廣泛的是 VHDL 語言和 Verilog HDL 語言。這兩種語言都利用了“自頂向下”的設計方法，有利于模塊的劃分與復用，可移植性和通用性比較好，設計不因芯片的工藝與結構的變化而變化，更利于向 ASIC 的移植。 仿真，也稱為模擬，是對所設計電路功能的驗證。仿真包括功能仿真和時序仿真。不考慮信號時延等因素的仿真稱之為功能仿真，它在布局布線之前進行，因此又稱為前仿真 。時序仿真是在布局布線之后進行的包含了延時的仿真，又稱為后仿真。仿真工具 采用了 Altera 公司的 QuartusⅡ [17]。 功能仿真是電路設計完成后。用仿真工具對所設計的電路進行功能仿真，驗證電路功能是否符合設計要求。通過功能仿真可以及時對設計中的錯誤進行修改，避免了邏輯錯誤，提高設計的可靠性。 時序仿真是將布局布線的延時文件包含到設計中，與前面的仿真相比，這種仿真包含的延時信息最為全面、準確，能較好地反映芯片的實際工作情況。 綜合是以個很重要的步驟，綜合指的是將較高層次的設計描述自動轉化為較低層次描述的過程。綜合器實現了從原理圖、 HDL 等設計輸入到 FPGA 或 ASIC網 表文件的生成，而且自動優化了所生成的網表。綜合后產成的網表與芯片實際的配置還有很大差距，此時應該使用 FPGA 廠商提供的工具軟件，根據所選芯片的型號，將綜合輸出的網表適配到具體的 FPGA 器件上。 布局是將已分割的邏輯小塊放到器件內部邏輯資源的具體位置，并使他們易于連線；布線是利用器件的布線資源完成各功能塊之間和反饋信號之間的連接。 布局和布線都是在設計工作完成后由軟件自動完成的，它以最優的方式對邏 27 輯元件布局，并準確地實現內部元件之間的連接，布線后軟件自動生成報告。 QuartusⅡ軟件介紹 QuartusⅡ是 Altera 公司推出的新一代 FPGA/CPLD 開發軟件，適合于大規模復雜的邏輯電路設計。它是 Altera 公司的第 4 代可編程邏輯器件集成開發環境，提供了從設計輸入到器件編程的全部功能。同第 3代設計工具 MAX+Plusll 相比，QuartusⅡ設計軟件增加了網絡編輯功能，提升了調試能力，解決了潛在的設計延遲，為其他 EDA 工具提供了方便的接口 (可以在 QuartusⅡ集成環境中自動運行其他 EDA 工具 )[17]。 QuartusⅡ軟件能使用戶大幅度縮短開發周期，支持絕大部分 Altera 公司的FPGA/CPLD，有強大的整套設計及調試工具，是目前使用最廣泛的 Altera 設計軟件。 QuartusⅡ軟件有著比 MAX+Plusll 更強大的功能，它有兩種界面，其中一種界面類似于 MAX+Plusll 的界面形式，可以使熟悉 MAX+Plusll 的用戶很容易地過渡到 Quartusll 的設計環境。 邏輯分析儀功能模塊設計 邏輯分析儀的總體組成 邏輯分析儀一般由四個部分組成 :觸發識別、數據捕獲、數據存儲、數據顯示。各個 通道中的 的數據流是很長的，為了捕獲和顯示想要的內容，首先要有觸發識別電路去尋找觸 發字或觸發事件。 當找到時 就產生觸發信號去控制存儲和顯示，觸發信號也可以由外部輸入。為了 捕獲 多路 的 數據，邏輯分析儀都具有多路數據采集 的 探頭， 每 路數字輸入信號采集后存 到 輸入寄存器。邏輯分析儀的數據采集是在時鐘作用下進行的。時鐘信號可以由外部輸入，也可由 LA 的內時鐘發生器產生。邏輯分析儀的功能模塊圖如 圖 51 所示，主要的功能模塊是在 FPGA內部實現的。 28 d a t ac l k時 鐘 選 擇數 據 捕 獲F I F O 存 儲觸 發 控 制U S B接口時序控制PC機軟件F P G A 圖 51 邏輯分析儀的功能模塊圖 外部時鐘 (clk)50MHz 輸入，時鐘選擇模塊利用 PLL 進行 4 倍倍頻 ，采樣頻率最高達到 200MHz，將此時鐘作為基準時鐘，在此基礎上進行分頻，針對不同頻率的信號選擇不同的采樣頻率，獲得理想的采樣時鐘。 數據捕獲模塊采用 8 個邏輯分析儀測試探針對數字高低電平