[計算機硬件及網絡]第4章存儲器系統-資料下載頁

　　

【正文】 行地址譯碼器中，此后再給出該單元的列地址，地址信號穩定后，再給出有效的 CAS（列選通）信號，將列地址鎖存到列地址譯碼器中，這樣可以通過行、列譯碼器的譯碼，找到相應的存儲單元，再根據信號 R/w的狀態，決定對該單元實施讀或寫操作，參見圖 410。 2022/3/13 128 2022/3/13 129 ? 連續地讀寫同一塊 DRAM芯片，它是不能在 tRAC所規定時間內完成讀寫的。這是因為在每個 RAS信號失效后， DRAM芯片需要一個預充時間 tRP，以便為下次訪問做準備。 在 DRAM中，存取周期與訪問時間的近似關系為： ? tRC = tRAC + tRP 2022/3/13 130 ? 例如，若 DRAM的訪問時間是 100ns，存取周期大致要 190ns（其中 90ns為預充時間）。若訪問這種 DRAM芯片中的一個單元， 100ns足夠了。但要連續訪問地址相鄰的多個單元，每次訪問都需要 190ns， DRAM內部需要 90ns的預充時間為下一次訪問做準備。 2022/3/13 131 ? 存取周期不等于訪問時間是 SRAM和DRAM的主要差別之一。 SRAM的存取周期等于訪問時間，但標準模式 DRAM的存取周期大致是芯片標識的訪問時間（ tRAC）的兩倍。 2022/3/13 132 ? 例如某 DRAM芯片的 tRAC = 100ns, tRC = 190ns,則連續訪問 150個 DRAM單元所需要的時間是 150 190＝28,500ns；但若連續訪問的是 150個SRAM單元（假設 SRAM的 tAA = 100ns），則所需時間為 150 100＝15,000ns。表 DRAM芯片的訪問時間和存取周期。 2022/3/13 133 2022/3/13 134 內存交錯 ? 為了消除 DRAM的預充時間所帶來的負面影響，方法之一就是將 DRAM芯片交錯地連接起來。將兩個內存條安排在一起使用，讓 CPU交替地訪問兩個內存條。采用這種方法帶來的好處是，當 CPU在訪問一個內存條的同時，另一個內存條對其存儲單元執行預充操作，這樣預充時間就可以隱藏在訪問時間中。圖 411展示了交錯內存的結構。 2022/3/13 135 2022/3/13 136 ? 若構成內存的 DRAM芯片的訪問時間是70ns，預充時間是 65ns，則 DRAM的存取周期時間是 135ns，這顯然不能滿足 CPU的要求。如果使用交錯內存連接方法，則可解決上述時間不匹配的問題。如 386SX先訪問內存條 A，接著訪問內存條 B。在 CPU訪問內存條 B時，內存條A進行預充。同樣地，當 CPU訪問內存條A時，內存條 B又進行預充。 2022/3/13 137 ? 交錯連接內存方法的主要缺點是，每次擴充內存時，必須同時至少插入兩個內存條。 16～ 25MHz的 386SX、 386DX和 486SX的 PC機都采用了這種交錯內存的連接方法，以避免使用昂貴的 Cache，又可以不影響 CPU的性能。 2022/3/13 138 2) 頁模式 DRAM ? 頁模式 DRAM的設計思想是：由于在絕大多數情況下， CPU對存儲器的訪問，都是按照連續的單元地址進行訪問的，所以沒必要象在標準模式中那樣，每次都要給出行地址和列地址。 ? 按照頁模式規定的方式訪問 DRAM時，要首先給出行地址，隨后有效的 RAS信號將行地址鎖存到行地址譯碼器，自此， 2022/3/13 139 ? 如果下面要訪問的存儲單元電路全部在同一行中，則鎖存的行地址就不再變化，在此期間不斷地向存儲器送出不同的列地址。每當向存儲器送出新的列地址的同時， CAS信號變為有效，將列地址鎖存到列地址譯碼器，之后 CAS又變為無效。這個過程直到給出的地址是該頁中的最后一個列地址為止。 2022/3/13 140 ? 當訪問一頁中的第一個存儲單元電路時，既需要給出行地址，又需要給出列地址，故訪問這個存儲單元電路所花時間為標準訪問時間 tRAC,從第二個存儲單元電路開始，到同一頁的最后一個存儲單元電路，訪問其中一個存儲單元電路的時間要比訪問第一個短得多，這個時間通常稱為 tCAC（列訪問時間）。 2022/3/13 141 ? 在頁模式 DRAM中，當訪問的存儲器單元電路處于給定頁中時，對其中每個連續存儲單元電路訪問的時間不能小于 tPC（頁周期時間）。圖 412給出了頁模式的訪問時序。表 43列出了頁模式 DRAM有關時序的參數。注意，對于頁模式DRAM芯片，它不僅能支持頁模式讀寫，還可以支持標準模式讀寫。 2022/3/13 142 2022/3/13 143 2022/3/13 144 ? 例 某 1M 1頁模式 DRAM的 tRC＝165ns， tRAC＝ 85ns， tPC＝ 50ns ? 則該 DRAM芯片有 1024頁，每頁有1024位，訪問一頁所需的時間為： ? tRAC＋ 1023 tPC＝ 85ns＋1023 50ns＝ 51235ns。 2022/3/13 145 3) 靜態列模式 DRAM ? 靜態列模式 DRAM的設計思想是 : 在存取某一行中的所有列時，不再需要給出CAS信號，從而簡化了存取操作。存取這種模式的 DRAM時，訪問某一行的第一個存儲單元電路需要的時間是標準的RAS訪問時間。 2022/3/13 146 ? 當給出行地址后，用有效的 RAS信號將行地址鎖存到行地址譯碼器中，即行地址在訪問本行中的存儲單元電路的過程中不再變化。接著給出列地址，并給出有效的 CS（片選）信號，之后列地址在存儲芯片之外的一個自動增量寄存器中不斷增量，并將每次增量后的地址信號送往存儲器芯片作為列地址譯碼器的輸入信號，列地址譯碼器不斷譯碼以確定要訪問的存儲單元。 2022/3/13 147 ? 這樣，只要 RAS和 CS始終保持低電平，同一行上各存儲單元電路所存儲的數據（或指令），就連續地出現在 DRAM芯片的數據輸出端，直到這一行的最后一個存儲單元電路存儲的信息出現在數據輸出端為止，接著又以同樣的方式開始訪問下一行。 2022/3/13 148 ? 這意味著，訪問某一行的第一個存儲單元電路時間是標準的 RAS訪問時間 tRAC，但是訪問同一行中的后續存儲單元電路的時間稱為 tAA（從列地址有效開始的訪問時間）。由于不需要啟動和保持列地址選擇信號 CAS，從而節省了時間，所以使用靜態列模式 DRAM芯片構成的內存，可以實現采用較高工作頻率工作的系統。 2022/3/13 149 ? 在許多以 386/486為核心的 PC中，使用了靜態列模式 DRAM芯片構成主存。 ? 訪問靜態列模式 DRAM，最開始的訪問時間是標準訪問時間 tRAC。訪問所在頁內的任一存儲單元電路的時間為 tAA，但訪問頁內的連續位中每一位的時間不能少于 tSC（靜態列周期時間）。靜態列模式的訪問時序參見圖 412，表 44是時序參數。 2022/3/13 150 2022/3/13 151 ? 例 某 1M 1靜態列模式 DRAM的tRC＝ 165ns， tRAC＝ 85ns， ? tSC＝ 50ns ? 則訪問一行所需的時間為： ? tRAC＋ 1023 tSC ＝ ? 85ns＋ 1023 50ns ＝ 51235ns。 2022/3/13 152 ? 可以看出， CPU訪問頁模式 DRAM和靜態列模式 DRAM所花費的時間是一樣的，但設計靜態列模式 DRAM比設計頁模式DRAM要簡單一些，因前者不需要 CAS引腳，故芯片上也就沒有相應的時序電路。靜態列模式 DRAM在適應要求低噪聲的應用領域，要強于頁模式 DRAM。 2022/3/13 153 4) 半字節模式 DRAM ? 半字節模式 DRAM芯片在工作時，先給出行地址，并輔以有效的 RAS信號，將行地址鎖存，之后再給出列地址，同時 CAS信號有效，將第一個列地址鎖存，然后 RAS信號保持有效，行地址不再變化，而 CAS信號在有效和無效狀態之間不停地切換，連續讀出一行的四位。可見半字節模式DRAM類似于頁模式 DRAM，只是頁模式中一次要連續讀出一行中的所有位，而半字節模式只是讀出一行中連續的四位。 2022/3/13 154 2022/3/13 155 ? 半字節模式的 DRAM可用于實現許多48 Pentium和 RISC處理器設置的突發模式。為了避免使用多個邏輯門引起的芯片間延遲，許多 DRAM控制器支持各種 DRAM操作模式。表 46是 1M 1位 85ns的 DRAM芯片在各種操作模式下的時序參數值，而表 47是該芯片在各種操作模式下訪問連續四位和訪問一頁所需的時間。 2022/3/13 156 2022/3/13 157 ? 從上述的例題和各種表格可看出，人們設計各種訪問模式的 DRAM芯片的目的是盡可能減少訪問 DRAM芯片中每個存儲單元電路所需的等待時間，但事實上即使是最佳訪問模式的 DRAM也不能完全排除等待時間，除非全部使用 SRAM芯片構成內存，這樣會大大增加成本，最佳方案是使用 DRAM構成內存，使用SRAM構成 Cache。 2022/3/13 158 ? 從二十世紀九十年代中期開始， X86處理器的速度就超過了 100MHz，為了不影響高速 CPU的性能必須為其配備高速的 DRAM內存，下面我們討論兩種高速DRAM： EDO DRAM（ extended dataout DRAM — 擴展數據輸出DRAM）和 SDRAM（ synchronous DRAM — 同步 DRAM）。 2022/3/13 159 5) EDO DRAM ? 擴展數據輸出的 DRAM—— EDO DRAM有時也被稱為超級頁模式（ hyper page）DRAM，因為它事實上是快速頁模式DRAM的超級版本。圖 413比較了快速頁模式 DRAM和 EDO DRAM的存取操作時序，表 48是 70ns和 60ns的 DRAM的時序參數值。 2022/3/13 160 2022/3/13 161 2022/3/13 162 6) 同步 DRAM (SDRAM) ? 當 CPU總線的速度超過 75MHz時，即使是 EDO DRAM也不能滿足 CPU速度的需求，所以人們開發了同步 DRAM （ SDRAM）。 2022/3/13 163 ? 在 SDRAM系統中，微處理器與 SDRAM間有一個公共時鐘（稱為系統時鐘）信號。在 CPU和 SDRAM間的所有總線行為（送地址、送數據、送控制信號）都與這個公共時鐘信號同步，即公共時鐘是CPU和 SDRAM的參考點，任何操作都不會偏離它，因此 CPU也就無需等待了。 2022/3/13 164 ? 圖 414是 SDRAM操作時序，圖中有一個公共時鐘，地址、數據和控制信號都與之同步，而在 EDO和快速頁模式DRAM的時序圖中，是沒有這樣一個公共時鐘信號的。 2022/3/13 165 2022/3/13 166 突發模式操作 ? 由于 CPU和 DRAM間有了公共系統時鐘，就有了突發模式操作。突發模式即可用于讀也可用于寫，但為簡便起見，我們只討論突發模式的讀操作。 ? 突發讀模式中， CPU像正常情況下一樣提供第一個單元的地址，先給 RAS信號，接著 CAS信號。由于 CPU讀 DRAM的內容是用于填充 Cache，所以要一次讀幾個連續的單元 . 2022/3/13 167 ? 因此， CPU在給出第一個單元的地址后，后續單元的地址就無需再給出了，從而節省了用于建立地址和保持信號的時間。即可簡單地通過編程把 SDRAM設置為突發模式，告訴它一次要連續讀的單元數就可以了。這就是許多SDRAM的設計思想。它們可通過預先編程設置成一次從 DRAM內部以突發模式讀出 16或 256個連續單元。每次突發讀出的單元數目稱為突發長度（ burst length）。許多新推出的 SDRAM的突發長度可為一整頁。 2022/3/13 168 ? 在 SDRAM芯片內部，存儲元件的安排是遵循交錯的方式，實現了在訪問一組存儲單元電路的同時刷新另一組存儲單元電路。如果在 SDRAM中融合了突發模式和交錯連接兩種技術，那么由 SDRAM構成的內存可用于總線頻率高達 125MHz的系統中。 2022/3/13 169 輔助存儲器 ? 輔助存儲器作為主存儲器的后援存儲器，用于存放 CPU當前暫時不用的程序和數據。當 CPU需要時，再將數據成批地調入主存。從輔存所處的部位和與主機交換信息的方式看，它屬于外部設備的一種。 ? 輔存的特點：容量大，成本低，可以脫機保存信息。 ? 輔存主要有磁表面存儲器和光存儲器兩類，如磁盤、磁帶、光盤等。 2022/