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學習過程中遇到的版圖問題-資料下載頁

2026-03-16 00:29本頁面

　　

【正文】 8.TominimizetheprocessvariationintheResistorvalueoneshouldalwaystaketheresistor’swidththreetofourtimesofthedefaultvalue.wedoittodecreasethevalueofdifferentialofR(L)為減小工藝變化對電阻影響，應使電阻的寬度為默認值的34倍19.Oneshouldcovertheresistancewithmetallayer,toavoidthedamagedduringthewaferleveltesting.用金屬覆蓋電阻，避免wafer級測試時的損傷20.OneshouldalwaysmakeaCommonCentroidstructureforthematchedtransistorinthelayout.Eachdifferentialpairtransistorshouldbedivideintofourtransistorsandshouldbeplacedintworowsmoncentroidstructure.Onemayusethethelinearmoncentroidstructureforthecurrentmirrorcircuit.對匹配的晶體管用共中心的結構差分對管，分割為4管，2*2排列，共中心對電流鏡，可用線形共中心21.It’sadvisiabletoputadummylayersaroundtheresistanceandthecapacitancetoavoidtheerosionatthetimeofetching.建議在電阻和電容周圍作dummy22.OneshouldalwayshaveaGuardRingarroundthedifferentialpair.在差分對周圍作保護環23.AlwaysputaGuardRingarroundtheNwellandPwell.在N阱和P阱作保護環半導體24.ThumbruleforthemetalcurrentdensityisIt’slargerforthetopmostmetallayer.，最上層金屬可以更大25.ToavoidtheLatchup,oneshouldalwaysmakethePNjunctionreversebiased.InNWELLshouldbeconnectedtopositivepowersupply(Vdd)andPWELLshouldbeconnectedtonegativepowersupply(Gnd).Designersdoittomaketheleakagecurrentsmall.為避免Latchup，應使PN結反偏，如NWell應連到正電源，PWell應連到負電源。這樣可減小漏電26.It’salwaysagoodpracticetouseainfotextlayertoputthenameofthedeviceonthetopofitinlayoutandhaveanetnameforeverynetsinschematic.DesignershouldputthepinnameonthetopofthepinwithsamemetaltxtlayerbecausehercuelstakesthenetnamefrommetaltxtonlywhereasDivatakesfromthepinname.在layout中用infotext標明器件名稱，在schematic中標明net。用相同的metaltxt層標明pin27.CadenceSPICEsimulatortakevdd!amp。gnd!asaglobalVddandGndnet.anynetendingwith!isconsideredasaglobalnet..Cadence模擬工具對以39。!39。結尾的net認為全局net28.TransistorEquation:Id=(beta/2)*square(VgsVt)基本晶體管方程Id=(beta/2)*square(VgsVt)布局優先還是連線優先手工畫圖的習慣做法是先把要用到的cell擺上去再說，然后再考慮連線問題。比如，想把一個模塊畫成方塊形狀，則在畫圖的初期，把要用到的cell全部擺上去，根據各個管子的形狀，擺成一個粗略的方塊形，然后再加guardring，再連線。這樣的做法一個大好處就是省事，不管是什么模塊，按這一套流程走下來，總能把它布好，但也有弊端。如果按上述方法布好了圖，在連線的時候，發現模塊內部需要連到外面的管子被放到了模塊的另一端，而相反的一端也有同樣的情況，這樣連線的時候難免要扯東扯西，造成連線復雜，工作量加大。同時，上述做法在信號的干擾和屏蔽方面完全沒有考慮，只考慮了形狀因素，這對于敏感電路是很糟糕的。因此，在布局比較精密的電路時，可考慮優先連線，后考慮布局，這樣，即使布出來的版圖形狀上抑合不好，甚至開天窗，卻可以減少連線數量與信號串擾，是一個很好的布圖思路。總的說來，畫模擬版圖的時候還是要根據電路功能來布圖，要求不高的部分，優先考慮布局，對于有對稱性要求，信號屏蔽要求，寄生參數大小有要求等的比較苛刻的電路，優先考慮這些因素是比較穩妥的做法。關于天線效應by yw 一條條長長的金屬線或者多晶硅(polysilicon)等導體，就象是一根根天線，當有游離的電荷時，這些“天線”便會將它們收集起來，天線越長，收集的電荷也就越多，當電荷足夠多時，就會放電。 IC現代工藝中經常使用的一種方法是離子刻蝕（plasma etching），這種方法就是將物質高度電離并保持一定的能量，然后將這種物質刻蝕在晶圓上，從而形成某一層。理論上，打入晶圓的離子總的對外電性應該是呈現中性的，也就是說正離子和負離子是成對出現，但在實際中，打入晶圓的離子并不成對，這樣，就產生了游離電荷。另外，離子注入（ion implanting）也可能導致電荷的聚集。可見，這種由工藝帶來的影響我們是無法徹底消除的，但是，這種影響卻是可以盡量減小的。在CMOS工藝中，P型襯底是要接地的，如果這些收集了電荷的導體和襯底間有電氣通路的話，那么這些電荷就會跑到襯底上去，將不會造成什么影響；如果這條通路不存在，這些電荷還是要放掉的，那么，在哪放電就會對哪里造成不可挽回的后果，一般來講，最容易遭到傷害的地方就是柵氧化層。通常情況下，我們用“天線比率”（“antenna ratio”）來衡量一顆芯片能發生天線效應的幾率。“天線比率”的定義是：構成所謂“天線”的導體（一般是金屬）的面積與所相連的柵氧化層面積的比率。隨著工藝技術的發展，柵的尺寸越來越小，金屬的層數越來越多，發生天線效應的可能性就越大，所以，我們一般不大會考慮天線效應。可通過插入二極管的方法來解決天線效應，這樣當金屬收集到電荷以后就通過二極管來放電，避免了對柵極的擊穿。QUESTION:為什么跳到更高層的線能避免ANTENNA？？？？

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