基于fpga的調制信號發生器設計研究-資料下載頁

　　

【正文】 所示)，主要是 EDIF 網表文件(.edf 電子設計交換格式文件)或 VQM(.vqm Verilog Quartus Mapping File)，它們是一種參數可設置的，并含有具體器件系列硬件特征(如邏輯宏單元 LCs、I/O單元、乘積項、嵌入式系統塊 ESB 等)的網表文件。Quartus II 可以利用這些ATOM 網表文件針對選定的具體器件進行適配，包括布線、布局、結構優化等操作，最后產生時序仿真文件和 FPGA 目標器件的編程與配置文件。在這一步，設計者可以在 Quartus II 中完成對 Pin(引腳)的鎖定，更改一些約束條件。如果用 DSP Builder 產生的 DSP 模型只是龐大設計中的一個子模塊，則可以在設計中調用 DSP Builder 產生的 VHDL 文件，以構成完整的設計。同時，一樣可以使用 Quartus II 強大的 Logic Lock 功能和 Signal Tap 測試技術。在 DSP Builder 設計流程的最后一步，可以在 DSP Builder 中直接下載到FPGA 用戶開發板上，或者通過 Quartus II 完成硬件的下載、測試。其中有個流程在 DSP 設計中是不可或缺的，那就是 HDL 仿真。與 DSP Builder 可以配合使用的 HDL 仿真器是 ModelSim。DSP Builder 在生成 VHDL 代碼時，可以同時生成用于測試 DSP 模塊的 Test Bench(測試平臺)文件，DSP Builder 生成的 Test Bench 文件采用 VHDL 語言，測試向量與該 DSP 模塊在Simulink 中的仿真激勵相一致。通過 ModelSim 仿真生成的 Test Bench 可以驗證生成的 VHDL 代碼與 Simulink 中 DSP 模型的一致性。另外，DSP Builder 在產生 Test Bench 的同時，還產生了針對 ModelSim 仿真的 Tcl 腳本來簡化用戶的操作，掩蓋 ModelSim 仿真時的復雜性。在大部分情況下，Quartus II 對 DSP 模塊適配后，需要再次驗證適配后網表與 Simulink 中建立的 DSP 模型的一致性。這就需要再次使用 ModelSim 進行仿真，這時仿真采用 Quartus II 適配后帶延時信息的網表文件(EDIF 格式或者VHDL、Verilog 格式)。 Quartus II 簡述設計中用到 QuartusⅡ來實現時序仿真，這里對其做一個簡單的闡述，以便在掌握了其原理后運用起來更得心應手。QuartusⅡ為 Altera DSP 開發包進行系統模型設計提供了集成綜合環境。QuartusⅡ是 Altera 提供的 FPGA/CPLD 開發集成環境, Altera 是世界最大可編程邏輯器件供應商之一。QuartusⅡ在 21 世紀初推出，是 Altera 前一代FPGA/CPLD 集成開發環境 MAX+plusⅡ的更新換代產品，其界面友好，使用便捷。在 QuartusⅡ上可以完成圖 所示的整個基于 EDA 的 FPGA 設計流流程，它提供了一種與結構無關的設計環境，使設計者能方便地進行設計輸入、快速處理和器件編程。QuartusⅡ設計工具完全支持 VHDL、Verilog 的設計流程，其內部嵌有VHDL、Verilog 邏輯綜合器。QuartusⅡ也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA CompilerⅡ，并能直接調用這些工具。同樣，QuartusⅡ具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。此外，QuartusⅡ與 MATLAB 和 DSP Builder 結合，可以進行基于FPGA 的 DSP 系統開發，是 DSP 硬件系統實現的關鍵 EDA 工具。QuartusⅡ包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis amp。Synthesis） 、適配器（Fitter） 、裝配器（Assembler） 、時序分析器（Timing Analyzer） 、設計輔助模塊（Design Assistant） 、EDA 網表文件生成器（EDA Netlist Writer）和編輯數據接口（Compiler Database Interface）等。可以通過選擇 Start Compilation 來運行所有的編譯器模塊，也可以通過選擇 Start 單獨運行各個模塊。還可以通過選擇 Compiler Tool(Tools 菜單) ，在 Compiler Tool 窗口中運行該模塊來啟動編譯器模塊。在 Compiler Tool 窗口中，可以打開該模塊的設置文件或報告文件，或打開其他相關窗口。此外，QuartusⅡ還包含許多十分有用的 LPM（Library of Parameterized Modules）模塊，它們是復雜或高級系統構建的重要組成部分，在 SOPC 設計中被大量使用，也可在 QuartusⅡ普通設計文件一起使用。Altera 提供的 LPM 函數均基于 Altera 器件的結構做了優化設計。在許多實用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能。例如各類片上存儲器、DSP 模塊、LVDS 驅動器、PLL 以及 SERDES 和 DDIO 電路模塊等。圖 所示是 QuartusⅡ開發設計流程。圖 QuartusⅡ設計流程圖 上排是 QuartusⅡ編譯設計主控界面，它顯示了 QuartusⅡ自動設計的各主要處理環節和設計流程，包括設計輸入編輯、設計分析與綜合、適配、編程文件匯編（裝配） 、時序參數提取以及編程下載幾個步驟。圖 下排的流程框圖，是與上面的 QuartusⅡ設計流程相對照的標準的 EDA 開發流程。QuartusⅡ編譯器支持的硬件描述語言有 VHDL（支持 VHDL’87 及 VHDL’97標準） 、Verilog HDL 及 AHDL（Altera HDL） ，AHDL 是 Altera 公司自己設計、制定的硬件描述語言，是一種以結構描述方式為主的硬件描述語言，只有企業標準。QuartusⅡ允許來自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口，QuartusⅡ支持層次化設計，可以在一個新的編輯輸入環境中對使用不同輸入設計方式完成的模塊（元件）進行調用，從而解決了原理圖與 HDL 混合輸入圖 形 或HDL編 輯 Analysiamp。Synthesi(分 析 與 綜 合 ） Filter (適 配 器 ） Asemblr (編 程 文 件 匯 編 ） 編 程 器設 計 輸 入 綜 合 或 編 譯 適 配 器 件 Timng Aalyzer（ 時 序 分 析 器 ） 下 載仿 真設計的問題。在設計輸入之后，QuartusⅡ的編譯器將給出設計輸入的錯誤報告。QuartusⅡ擁有性能良好的設計錯誤定位器，用于確定文本或圖形設計中的錯誤。對于使用 HDL 的設計，可以使用 QuartusⅡ帶有的 RTL Viewer 觀察綜合后的RTL 圖。在進行編譯后，可對設計進行時序仿真。在作仿真前，需要利用波形編輯一個波形激勵文件，用于仿真驗證時的激勵。編譯和仿真經檢測無誤后，便可以將下載信息通過 QuartusⅡ提供的編譯器下載入目標器件中了。4 模擬調制信號發生器設計調制在通信系統中的作用至關重要，調制是把信號轉換成適合在信道中傳輸的形式的一種過程。廣義的調制分為基帶調制和帶通調制（載波調制） 。在無線通信中和其他大多數場合，調制一詞均指載波調制。載波調制就是用調制信號的變化規律去控制高頻載波的某一個或某幾個參數的過程。調制信號是指來自信源的消息信號（基帶信號） ，這些信號可以是模擬的，也可以是數字的。未受調制的周期性振蕩信號稱為載波，它可以是正弦波，也可以是非正弦波。載波調制后稱為已調信號，它含有調制信號的全部特征?；鶐盘枌d波的調制是為了實現下列一個或多個目標。一是在無線傳輸中，信號是以電磁波的形式通過天線輻射到空間的。為了獲得較高的輻射效率，天線的尺寸必須與發射信號波長相比擬。而基帶信號包含的較低頻率分量的波長較長，致使天線過長而難以實現。但若通過調制，把基帶信號的頻譜搬至較高的載波頻率上，使已調信號的頻譜與信道的帶通特性相匹配，這樣就可以提高傳輸性能，以較小的發送功率與較短的天線來輻射電磁波。二是把多個基帶信號分別搬移到不同的載頻處，以實現信道的多路復用，提高信道利用率。三是擴展信號帶寬，提高系統抗干擾、抗衰落能力，還可實現傳輸帶寬與信噪比之間的互換。因此，調制對通信系統的有效性和可靠性有著很大的影響和作用。采用什么樣的調制方式將直接影響著通信系統的性能。調制方式有很多，根據調制信號是模擬信號還是數字信號，相應的調制方式有模擬調制和數字調制。鑒于其重要性下面我們分別對幾種常用信號發生器進行設計。最常用和最重要的模擬調制方式是用正弦波作為載波的幅度調制和角度調制。常見的調幅（AM） 、雙邊帶（DSB） 、單邊帶（SSB）和殘留邊帶（VSB）等調制是幅度調制的幾個典型實例；而頻率調制（FM）是角度調制中被廣泛采用的一種，其原理也實用于數字調制。 DDS 模塊設計根據 DDS 的基本原理，利用 FPGA 的 DSP 開發工具 DSP Builder 建立如圖 所示的基本 DDS 模塊模型，產生正弦信號。設定相位字輸入為 0，頻率字輸入為 2022000，幅度字為 255。圖 基本 DDS 模塊模型Simulink 仿真參數設置為 Stop time 為 5，Type 為 Fixedstep，步進為1e3。運行仿真結果如圖 所示輸出波形。圖 基本 DDS 模塊輸出波形結果表明該 DDS 頻率及相位可靈活調整，具有較高的頻率分辨率，能夠實現頻率及相位的快速切換，實現用戶需要的 DDS 信號發生器設計。如要改變輸出波形的步進精度，由基本 DDS 結構常用參量計算中，只需將頻率控制字、相位控制字的寬度改變即可，如要增加幅度控制，只需要在模型中用乘法器控制輸出幅度即可實現。因此采用 DSP Builder 設計 DDS 信號發生器簡單快捷且方便可調。 幅度調制（AM）信號發生器的設計 AM 的調制原理AM 的調制原理是將要傳送的信息裝載到某一高頻（載波）信號上的過程，幅度調制是用調制信號去控制載波的振幅，使其隨調制信號線型變化，而保持載波的頻率不變。設正弦載波為 式（）0()cos()tAt????式中：A 為載波幅度； 為載波角頻率； 為載波初始相位（可假定為 為0?0，而不失討論的一般性） 。根據調制定義，幅度調制信號一般可表示成 式（）()cosmstAtt??式中： 為基帶調制信號。()mt其特點是調幅波的變化周期和調制信號的周期相同，而振幅則與調制信號的振幅成正比，假設調制信號 的平均值為 0，將其疊加一個直流偏量 后()t 0A與載波相乘，即可形成調幅信號，其時域表示式為： 式00()[]coscs()cosAMstttAtmt??????（）式中： 為外加的直流分量； 可以是確知信號，也可以是隨機信號。0 ()t AM 設計模型根據 DDS 的基本原理，利用 FPGA 的 DSP 開發工具 DSP Builder 建立如圖 所示的幅度調制信號模塊模型，產生幅度調制信號。圖 幅度調制信號(AM)設計模型 Simulink 仿真建好模型后可以直接在 Simulink 中進行算法級、系統級仿真驗證。將Simulink 仿真參數設置為 Stop time 為 10000， Type 為 Fixedstep，步進為1e3, Solver 為 discrete(no continuous states)。圖 給出了調制度為 的 AM 輸出波形：圖 幅度調制信號(AM)輸出波形 使用 Modelsim 實現功能仿真算法仿真正確后，進行設計流程中最為關鍵的一步，就是把 DSP Builder的設計轉到硬件上加以實現。具體是用 Singal Compiler 工具將此模型轉換成VHDL 語言源程序。經過分析轉換后的 VHDL 程序并將其轉換為 ATOM list，最后編譯 ATOM list，至此建模完成。ModelSim 是一個基于單內核的 Verilog/VHDL 混合仿真器，是 Mentor Graphics 的子公司 Model Technology 的產品。 ModelSim 是編譯型仿真器，使用編譯后的 HDL 庫進行仿真。因此，在進行仿真前，必須編譯所有的待仿真的HDL 文件成為 HDL 仿真庫。在編譯時獲得優化，提高了仿真速度。ModelSim 可以幫助 DSP Builder 使用者完成三個層次的 VHDL 仿真：1)RTL 級仿真( 功能仿真)；2)綜合后門級仿真；3)適配后門級仿真( 時序仿真)。在 simulink 中進行的仿真是屬于系統驗證性質的，是對 mdl 文件進行仿真，并沒有對生成的 VHDL 代碼進行過仿真，生成 VHDL 描述的是 RTL 級的，是針對具體的硬件結構的，而在 Matlab 的 Simulink 中的模型仿真是算法級、系統級的，是針對算法實現的。兩者在軟件理解上可能存在差異，轉換后的 VHDL 代碼實現可能與 mdl 模型描述情況不完全相符，就需要對生成的 VHDL 代碼進行功能仿真。采用基本單內核的 Verrlog/VHDL 混合仿真器 ModelSim 進行