多功能波形發生器的設計畢業論文-資料下載頁

　　

【正文】 I 中卻有一些很小的毛刺，這經過分析只能將原因歸結于沒有完全會使用 Quartus II，或是 Quartus II 波形仿真跟 Modelsim 本身就存在差距。 正弦波設計27正弦波是頻率成分最為單一的一種信號，因這種信號的波形是數學上的正弦曲線而得名。該波形設計相比其他波形比較復雜，其實現方法：首先設計一個 ROM 用來存放正弦函數的幅度數據；用一個計數器來指定 ROM 地址（相位）的增加，輸出相應的幅度值。這樣在連續的時間內顯示的就是一個完整的正弦波形。根據上述查找的思想，可以設計出軟件，但是正弦函數的幅度數據需要自己去設定，設定方法是通過 MATLAB 軟件，進行編程得到 128 位深度的值。在 MATLAB 里面輸入代碼為：y=ceil(128*sin(0:pi*2/127:2*pi))+127，也就是128 個點的數組，簡單得解析一下上述命令：ceil 是產生數組的函數，因為正弦函數范圍是 0 到 1 范圍之內的，因此要乘以 128 才能使其在~127 到+128 之內，又因為 FPGA 無法產生負數，所以得加上 127 的偏置。0:pi*2/127:2*pi 是指從0 到 范圍內依次取 127 個點，步進值是 。根據查表思想，以及 MATLAB 產生的 128 個數組，設計出軟件流程圖如圖 320 所示。圖 320 正弦波軟件流程圖根據圖 320 所示軟件流程圖設計出正弦波模塊的模塊框圖，如圖 321 所示。28圖 321 正弦波模塊原理圖 從圖 321 中來分析該模塊的輸入輸出模塊以及引腳定義：? 模塊的輸入變量是：外部基準時鐘 sysclk，模塊復位輸入 reset，分頻系數輸入 div。輸出時鐘波形時鐘輸出 Qout_sin；? 復位輸入 reset 低電平時，時鐘模塊復位，系統不運作；? 分頻系數 div 決定波形時鐘，其分頻計算公式是：，比如說 div 值為 1，則輸出時鐘是系1div??系 統 時 鐘 頻 率輸 出 時 鐘 頻 率統時鐘的二分之一；? Qout_sin 是正弦波模塊的波形輸出。 根據軟件流程圖以及模塊框圖中輸入輸出引腳定義，使用 Verilog 語言設計了以下核心代碼（其中由于篇幅過長，講 128 點賦值去了）：reg [7:0] tmp_sin=0。always @(posedge clk_out or negedge rest) beginif(!rest) begintmp_sin = 0。Qout_sin = 0。 endelse begincase(tmp_sin) ……….. //128 點，賦值endcase tmp_sin = tmp_sin + 1。if(tmp_sin == 127) begintmp_sin = 0。Qout_sin = 128。endendend設計測試文件，將 div 設置為 1 即為 2 分頻，sysclk 設置周期為 20ns。通過 Modelsim 仿真得到圖 322 波形：29圖 322 正弦波波形仿真從上圖可以看出，通過該模塊設計能夠產生正弦數字信號，二分頻時其周期是輸入時鐘的 256 倍，是輸出時鐘的 128。為了進一步驗證波形仿真結果，使用 Quartus II 進行軟件仿真，得到結果如圖 323 所示結果。圖 323 正弦波波形仿真圖 322 和圖 323 所示波形顯示出該正弦波模塊能夠產生正弦波，其中專業的波形仿真軟件 Modelsim 中顯示的正弦波平滑得多，也沒有個別毛刺。而Quartus II 軟件仿真出來的結果卻又明顯的毛刺，可能是因為 Quartus II 仿真軟件的問題，或者自己設置引起的。 階梯波設計所謂的階梯波形就是指像臺階那樣，一級又一級，逐漸增大直到到達最大臺階，然后轉變為最低臺階，再重復循環出現的波形。根據模塊需求設計出模塊流程圖如圖 324 所示.30圖 324 軟件流程圖根據圖 324 所示軟件流程圖設計出正弦波模塊的模塊框圖，如圖 325 所示。圖 325 階梯波形原理圖 從圖 325 中來分析該模塊的輸入輸出模塊以及引腳定義：? 模塊的輸入變量是：外部基準時鐘 sysclk，模塊復位輸入 reset，分頻系數輸入 div。輸出時鐘波形時鐘輸出 Qout_lad；? 復位輸入 reset 低電平時，時鐘模塊復位，系統不運作；? 分頻系數 div 決定波形時鐘，其分頻計算公式是：，比如說 div 值為 1，則輸出時鐘是系1div??系 統 時 鐘 頻 率輸 出 時 鐘 頻 率統時鐘的二分之一；? Qout_lad 是正弦波模塊的波形輸出。根據該原理圖以及上述各部分說明，用 verilog 語言設計出階梯波核心程序：reg [7:0] tmp_lad。always @(posedge clk_out or negedge rest) beginif(!rest) begintmp_lad = 0。Qout_lad = 0。endelse begincase(tmp_lad)839。d0: Qout_lad = 0。 839。d16: Qout_lad = 16。839。d32: Qout_lad = 32。 839。d48: Qout_lad = 48。839。d64: Qout_lad = 64。 839。d80: Qout_lad = 80。839。d96: Qout_lad = 96。 839。d112: Qout_lad = 112。839。d128: Qout_lad = 128。 839。d144: Qout_lad = 144。839。d160: Qout_lad = 839。d176: Qout_lad = 176。839。d192: Qout_lad = 192。 839。d208: Qout_lad = 208。31839。d224: Qout_lad = 224。 839。d240: Qout_lad = 240。839。d255:beginQout_lad = 255。tmp_lad = 0。endendcasetmp_lad = tmp_lad + 1。endend 從上述代碼可以看出階梯值是 16，每 16 個周期步進一格，從 0 開始直到255，再變為 0，這樣不斷循環。 設計測試文件，將 div 設置為 1 即為 2 分頻， sysclk 設置周期為 20ns。通過 Modelsim 仿真得到圖 326 波形：圖 326 階梯波形仿真圖從上圖可以看出，通過該模塊設計能夠產生階梯波形數字信號，每過 16 個周期波形，階梯遞增一個臺階，知道最高臺階之后又重新恢復到最低臺階，這樣循環往復，成為階梯波行的周期信號。為了進一步驗證階梯波形仿真圖，使用 Quartus II 軟件進行軟件仿真，得到波形仿真結果如圖 327 所示。圖 327 階梯波形仿真圖 從圖 326 和圖 327 所得的結果可以看出，設計的階梯波形模塊能夠正常地產生階梯波形，但是在 Modelsim 中明顯很光滑，完全跟預期的一樣，而用Quartus II 軟件得到的仿真結果在中間的時刻會突然出現很大的尖峰毛刺，可能32是由于 Quartus II 仿真的問題。4 系統軟硬件聯合調試經過前兩章的介紹，將系統軟硬件的總體結構原理圖以及各個子模塊的原理圖都詳細介紹了一下。目前各個模塊的設計以及仿真結果驗證正確，下一步就是要將所有子系統模塊聯合起來建立成多波形發生器系統。以下介紹多波形發生系統的聯合調試結構以及調試結果。 系統整體模塊結構圖1) 系統整個結構圖包含 2 個部分：時鐘調制模塊，波形產生模塊。其中時鐘調制模塊是用來將輸入時鐘進行分頻配置，輸出系統需要的時鐘信號，波形產生模塊用來產生多種波形信號。結構原理圖如圖 41 所示。圖 41 系統整體結構圖2) 波形產生模塊包含了 6 個部分：增斜波模塊，減斜波模塊，方波模塊，三角波模塊，正弦波模塊，階梯波模塊。其中增斜波模塊是用來產生增斜波波形，減斜波模塊是用來產生減斜波波形，方波模塊產生方波波形，三角波模塊用來產生三角波波形，正弦波模塊產生正弦波信號，階梯波模塊產生階梯波形。其結構圖如圖 42 所示。33圖 42 波形產生器結構圖 系統仿真輸出圖將系統整體模塊設計出來以后，用 Verilog 語言進行編程，編譯出整個系統的軟件體系。軟件編譯通過，利用 Quartus II 軟件或者 ISE 對其進行綜合，綜合成功之后就要做波形仿真，觀察波形。因為 Modelsim 擁有觀察模擬輸出的功能，所以選擇該軟件進行波形仿真，其結果如圖 43 所示圖 43從上圖可以看出增斜波，減斜波的周期比較大，但是分辨率高，三角波形的周期跟方波的是一樣的，正弦波取值一個周期點數是 128 點分辨率還是相當可以的，至于階梯波形，可以明顯的看到階梯現象。34結論 利用 FPGA 產生波形，其原理簡單，但是實現起來也并非看起來那么容易，里面牽扯到很多知識。比如說：FPGA 開發軟件 Quartus II 以及 ISE 的學習與應用，目前最流行的第三方波形仿真軟件 Modelsim 的學習與使用。Verilog 語言語法學習，其雖然在語法表達上有點像 C 語言但是作為一種硬件描述語言還是跟 C 語言有很大差別的，比如 C 語言有乘法和除法，但是 Verilog 語言卻沒有，因此在很多時候，雖然邏輯和波形都是對的，但是綜合起來多出現錯誤，布線啥的都不成功。另外就是測試激勵文件的編寫，雖然簡單，但是在系統設計的過程中還是非常有必要的，特別是能夠利用測試激勵進行仿真，這樣比直接加載波形進行人工仿真要好的多，在 ALTERA 公司開發的 DSP Builder 中可以自動生成測試激勵，當然 Xilinx 公司開發 System Generate 軟件中也有相似的功能，給 FPGA 開發帶來了很大的方便。本系統是利用 FPGA 產生多種波形，方波、增斜波，減斜波，三角波，階梯波，正弦波。這些波形能夠通過通過同一個基準時鐘產生，而且通過時鐘分頻模塊達到了頻率可調的目的。利用業界最好的仿真軟件 Modelsim，進行仿真，可以明顯看到可靠結論，每種波形輸出準確，精度高。文中所用的系統結構圖，都是利用 FPGA 開發軟件生成 Symbol，然后利用原理圖輸入的方式畫出來的，通過這種方式，可以將每個模塊都已一種硬件的模塊展示在讀者面前，這樣使得整個系統設計簡單明了，容易理解。在軟件選型上面，還是破費周折。由于業界兩大 FPGA 廠商的軟件產品QuartusII 和 ISE 都很好，由于同學介紹還是選擇了 Quartus II 軟件做布線綜合以及波形仿真驗證，又使用第三方軟件 Modelsim 進行仿真再驗證。兩者均能產生想要的波形，但是也是有差別的。專業的仿真軟件 Modelsim 中顯示的結果很平滑，效果很好，而在 Quartus II 中就不那么好了，這樣可以看出 Quartus II 的波形仿真在軟件上就不如 Modelsim 專業，在用法的簡單性方面也遠不如。雖然該系統可以產生不同頻率的多種波形，但是不能控制波形相位，而且在速度上面還不太理想，需要進一步改進。最好就是使用 DDS 原理，進行設計，以達到最佳的效果。該系統在仿真上可以達到各種波形發生的效果，但是沒有使用具體的硬件資源進行調試，造成了本設計的遺憾，可以推薦使用 8 位的D/A 數模轉化器接在輸出端，利用示波器觀察各波形。本系統設計簡單明了，而且能夠產生多種波形，以及頻率可調，但是還有有不足之處，比如說不可能把頻率做得太高，因為用的是 D/A 數模轉化模塊，其速度在很大程度上取決于系統時鐘以及數模轉化速度。但是在靈活性，多樣35性方面有著明顯的優勢。相信該多功能函數發生器只是個雛形，不可能走向大眾化的。因為目前市場上的各個廠家的函數發生器其波形的發生頻率很高，比如說學校最常見的RIGOL 函數發生器發生頻率可以達到正弦波信號可以達到 20MHz，根據該系統正弦設計，一個周期有 128 個點，也就是說每運行 128 下才能產生一個周期的正弦波，要達到 20M 頻率就得讓 FPGA 的時鐘頻率為 20M*128 = 2,560MHz也就是 ，這是不可能達到的，對于目前低成本的 FPGA 來說，時鐘頻率高一點是 100M，低一點的是 50M，就算在 FPGA 內部倍頻上去也不可能達到1G，而且 的模數轉化器也是不會有的。但是該設計有一個好處就是能夠隨心所遇產生各種波形，甚至是任意信號。舉個例子來說，可以產生將一階斜波與二階斜波疊加起來的波形。通過這種方法，就能根據用戶系統的需求，進行電路定制，產生所需要的波形。36致 謝 本論文是在我的導師薛延霞教授的親切關懷和悉心指導下完成的。她嚴肅的科學態度，嚴謹的治學精神，精益求精的工作作風，深深地感染和激勵著我。從課題的選擇到項目的最終完成她都始終給予我細心的指導和不懈的支持。薛教授不僅在學業上給了我精心的指導，同時還在思想、生活上給我以無微不至的關懷，在此謹向薛老師致以誠摯的謝意和崇高的敬意。 同時感謝我的室友們，從遙遠的家來到這個陌生的城市里，是你們和我共同維系著彼此之間姐妹般的感情，維系著寢室那份家的融洽。在論文即將完成之際，我的心情無法平靜，從開始進入課題到論文的順利完成，有多少可敬的師長、同學、朋友給了我無言的幫助，在這里請