最新畢業(yè)論文基于fpga的信號發(fā)生器設(shè)計-資料下載頁

　　

【正文】 圖53波形選擇模塊仿真clk：時鐘輸入；data1：數(shù)據(jù)輸入1；data2：數(shù)據(jù)輸入2；data3：數(shù)據(jù)輸入3；sel：選擇信號輸入；outdata：輸出信號；2) 仿真結(jié)果分析：波形選擇模塊共有三個波形輸入口，分別對應(yīng)正弦波，方波，三角波，可知只要兩位二進(jìn)制數(shù)據(jù)便可滿足選擇三種波形的要求，通過上圖可見當(dāng)選擇信號分別為00,01,10,是可對應(yīng)選擇data1，data2，data3，輸出。從仿真可知，波形選擇模塊可以正確選擇對應(yīng)波形。1) 仿真波形圖如圖54所示：圖54正弦波產(chǎn)生模塊仿真clock:時鐘輸入；address：地址寄存器；q：波形幅度輸出；2) 仿真結(jié)果分析：從仿真圖可看出正弦波產(chǎn)生模塊可以根據(jù)輸入的地址，依次從正弦波ROM當(dāng)中讀出相應(yīng)的幅度值，滿足DDS原理的要求。1) 仿真波形圖如圖55所示：圖55方波產(chǎn)生模塊仿真clock:時鐘輸入；address：地址寄存器；q：波形幅度輸出；2) 仿真結(jié)果分析：從仿真圖可看出方波產(chǎn)生模塊可以根據(jù)輸入的地址，依次從三角波ROM當(dāng)中讀出相應(yīng)的幅度值，間隔輸出0（對應(yīng)電壓0V）與255（對應(yīng)電壓5V）。1) 仿真圖形如圖56所示：圖56三角波產(chǎn)生模塊仿真clock:時鐘輸入；address：地址寄存器；q：波形幅度輸出；2) 仿真結(jié)果分析：從仿真圖可看出三角波產(chǎn)生模塊可以根據(jù)輸入的地址，依次從三角波ROM當(dāng)中讀出相應(yīng)的幅度值，幅值均勻遞增后在遞減，滿足三角波的幅度要求。 綜合調(diào)試結(jié)果1) 綜合仿真圖如下：圖57系統(tǒng)綜合仿真圖clk:時鐘輸入；key1,key2：頻率控制字控制按鍵；Fword：頻率控制字輸出；address：波形地址；sel：波形選擇控制信號；key3，key4：幅度控制按鍵。Amplitude：波形幅度輸出；2) 仿真結(jié)果分析：從仿真圖可以看出，系統(tǒng)檢測到頻率控制字按鍵按下后，會將預(yù)設(shè)的控制值輸入到相位累加器，并由相位累加器對頻率控制字進(jìn)行累加，并截取波形Rom的地址，送到幅度控制模塊進(jìn)行縮放后輸出。如圖可見當(dāng)sel為00時選擇正弦波的波形輸出，并且key3檢測到按下一次，就將波形輸出的值outdata加5之后再由Amplituide輸出。，功能基本能夠?qū)崿F(xiàn)。總結(jié)通過此次設(shè)計，讓我深深的感覺到自己所學(xué)知識真是非常的淺薄。面對電子技術(shù)日新月異的發(fā)展，利用EDA手段進(jìn)行設(shè)計已成為不可阻擋的趨勢。相對于傳統(tǒng)至底向上的設(shè)計方式，自上而下的設(shè)計具有其顯著的優(yōu)越性。利用EDA設(shè)計軟件輔助設(shè)計，方便快捷，減少了錯誤率的產(chǎn)生，縮短了產(chǎn)品的設(shè)計及上市周期，既減輕了設(shè)計工作量又滿足了商業(yè)利益的需求。該系統(tǒng)以Cyclone器件為核心部件，可利用軟件編程實現(xiàn)了對D/A轉(zhuǎn)換信號的處理。努力做到了線路簡單、高性價比的特點，充分利用了軟件編程，彌補了硬件元器件的不足。在設(shè)計過程當(dāng)中，遇到了軟件操作不熟練，程序編寫不規(guī)范等諸多問題，通過對問題的總結(jié)分析得出,應(yīng)用軟件的主要功能必須熟練操作，才能提高工作效率，需要規(guī)范操作的地方必須嚴(yán)格按照使用說明操作，避免由于軟件使用不當(dāng)造成的錯誤產(chǎn)生。程序的編寫格式必須規(guī)范，模塊、端口以及信號變量的命名應(yīng)當(dāng)反映實際意義，縮進(jìn)格式工整明了，方便閱讀理解，這樣有利于程序的編寫，有利于分析調(diào)試，也有利于程序的重復(fù)使用。此次課題的設(shè)計已告一段落，在這次畢業(yè)設(shè)計過程中需要用一些不曾學(xué)過的東西時，就要去有針對性地查找資料，然后加以吸收利用，以提高自己的應(yīng)用能力，而且還能增長自己見識，補充最新的專業(yè)知識，學(xué)會了一些編程方面的常用算法。作為一名電子專業(yè)的畢業(yè)生，我將會繼續(xù)在新技術(shù)的道路上不斷鉆研、開拓進(jìn)取。相信通過此次設(shè)計的鍛煉，我對專業(yè)知識和技能的掌握將更加牢靠，在今后的工作和學(xué)習(xí)中，必將使我受益匪淺，取得應(yīng)有的成績。致謝辭在這里感謝指導(dǎo)老師 給我耐心的指導(dǎo)，在這次設(shè)計期間，碰到許多專業(yè)方面的難題，李老師都一一幫我解答，特別在教學(xué)繁忙的情況下，還為我們提供了許多寶貴的資料和意見，并幫我們作出了詳細(xì)的分析，使我們更加順利地完成此次畢業(yè)設(shè)計。通過這一個多月的時間，使我學(xué)到許多知識，明白了許多以前上課時無法理解的知識，還積累了一些較簡單的問題解決方案。與此同時也感謝同組做課題設(shè)計的同學(xué)，在設(shè)計過程中，有許多東西我不懂，他們都耐心地給我講解，給予我技術(shù)支援，幫助我解決了不少難題。另外由于該方面的設(shè)計水平有限，所以存在著許多缺陷和失誤，懇請老師批評指正。參考文獻(xiàn)[1] 潘松，（第二版）.北京：科學(xué)出版社. 2005年2月[2]：電子工業(yè)出版社，2007年[3] 潘松，：電子科技大學(xué)出版社，2000年[4]王金明， ：電子工業(yè)出版社，2002年[5]：人民郵電出版社. 2005年7月[6]：電子科技大學(xué)出版社，2005年5月[7]王志鵬，+PLUS ：國防工業(yè)出版社，2005年3月[8] ：國防工業(yè)出版社，2004年1月[9] ：機(jī)械工業(yè)出版社，2001年6月[10] ：電子工業(yè)出版社，2004年5月[11]，2006年11月[12]Sergio with Operational Amplifiers and Analog Integrated ：西安交通大學(xué)出版社,2004年8月[13]：南京理工大學(xué)，2004年[14]尹佳喜， ，2005920。[15] ，20051015。 附件1 ROM生成源程序ROM生成元程序：module sinrom (address, clock,q)。input [7:0] address。input clock。output [7:0] q。wire [7:0] sub_wire0。wire [7:0] q = sub_wire0[7:0]。altsyncram altsyncram_ponent ( .clock0 (clock), .address_a (address), .q_a (sub_wire0), .aclr0 (139。b0), .aclr1 (139。b0), .address_b (139。b1), .addressstall_a (139。b0), .addressstall_b (139。b0), .byteena_a (139。b1), .byteena_b (139。b1), .clock1 (139。b1), .clocken0 (139。b1), .clocken1 (139。b1), .clocken2 (139。b1), .clocken3 (139。b1), .data_a ({8{139。b1}}), .data_b (139。b1), .eccstatus (), .q_b (), .rden_a (139。b1), .rden_b (139。b1), .wren_a (139。b0), .wren_b (139。b0))。defparam = BYPASS, = BYPASS, = , = Cyclone II, = ENABLE_RUNTIME_MOD=NO, = altsyncram, = 256, = ROM, = NONE, = CLOCK0, = 8, = 8, = 1。endmodule附件2 40位流水線加法器程序相位累加模塊源程序如下：module adder(address,ina,clk)。output [7:0]address。input[39:0] ina。input clk。reg[39:0] tempa,inb,sum。reg[40:0] tempc。reg[7:0] address。reg firstco,secondco,thirdco。reg[9:0] firsts,thirda,thirdb。reg[29:0] firsta,firstb, thirds。reg[19:0] seconds, seconda,secondb。 always@(posedge clk) begintempa=ina。endalways@(posedge clk) begin{firstco,firsts}=tempa[9:0]+inb[9:0]。firsta=tempa[39:10]。firstb=inb[39:10]。endalways@(posedge clk) begin{secondco,seconds}={firsta[9:0]+firstb[9:0]+firstco,firsts}。seconda=firsta[29:10]。secondb=firstb[29:10]。endalways@(posedge clk) begin{thirdco,thirds}={seconda[9:0]+secondb[9:0]+secondco,seconds}。thirda=seconda[19:10]。thirdb=secondb[19:10]。endalways@(posedge clk) begintempc={thirda[9:0]+thirdb[9:0]+thirdco,thirds}。sum=tempc[39:0]。 inb=tempc[39:0]。endalways@(posedge clk)beginaddress[7:0]=sum[39:32]。endendmodule