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數(shù)字頻率計課程設(shè)計-資料下載頁

2026-06-18 09:01本頁面

　　

【正文】調(diào)用的32位鎖存器端口定義 port (load: in std_logic。 din: in std_logic_vector(23 downto 0)。 dout: out std_logic_vector(23 downto 0))。end ponent。測頻控制器ponent testpl 待調(diào)用的測頻控制信號發(fā)生器端口定義 port(clk:in std_logic。 tsten:out std_logic。 clr_t:out std_logic。 load:out std_logic)。end ponent。數(shù)碼管選擇器ponent led 待調(diào)用的數(shù)碼管選擇器端口定義port(clk:in std_logic。 datain: in std_logic_vector(23 downto 0)。 dataout: out std_logic_vector(3 downto 0)。 : out std_logic_vector(5 downto 0))。end ponent。譯碼器ponent ymq 待調(diào)用的譯碼器端口定義 port(d_in: in std_logic_vector(3 downto 0)。 d_out: out std_logic_vector(7 downto 0))。end ponent。 signal clk1,clk2,clk3: std_logic。clk1為1Hz信號,clk2為被測信號,clk3為數(shù)碼管掃描信號 signal tsten,clr,load: std_logic。 signal c1,c2,c3,c4,c5: std_logic。 signal qout,rout: std_logic_vector(23 downto 0)。 signal datao: std_logic_vector(3 downto 0)。begin u0:testpl port map(clk1,tsten,clr,load)。 u1:t10 port map(clk0,clr,tsten,qout(3 downto 0),c1)。 u2:t10 port map(c1,clr,tsten,qout(7 downto 4),c2)。 u3:t10 port map(c2,clr,tsten,qout(11 downto 8),c3)。 u4:t10 port map(c3,clr,tsten,qout(15 downto 12),c4)。 u5:t10 port map(c4,clr,tsten,qout(19 downto 16),c5)。 u6:t10 port map(c5,clr,tsten,qout(23 downto 20), carry_out)。 u7:reg24b port map(load,qout(23 downto 0),rout)。 u8:led port map(clk2,rout,datao,ledc)。 u9:ymq port map(datao,led)。 u10:lpm_counter0 port map(clkqq, clkq=clk1, clk_div1=clk2)。end art。編譯成功后生成元件圖如下：其中clk0為系統(tǒng)待測信號，led[7..0]是八段數(shù)碼輸出，ledc[5..0]數(shù)碼管控制片選輸出，carry_out超出量程報警輸出。總的仿真時間設(shè)置1s，clkqq為40KHZ基頻信號，設(shè)置周期為25us；clk0為被測信號，周期任意（為了檢測設(shè)置周期為80us，從仿真圖中可以看出測得頻率為12500HZ，與設(shè)計的一樣）。仿真結(jié)果如圖下圖所示：總結(jié)本頻率計滿足實驗要求，測量頻率范圍是1999999HZ，采用直接測頻法對被測信號進(jìn)行測量，但也存在不足的地方，最好的設(shè)計方法是用測周法與直接測頻法相結(jié)合的方式，在頻率低于1000HZ采用測周法，高于1000HZ時采用直接測頻法，這樣的好處在于減小量化誤差。而兩種測量方法之間進(jìn)行自動選擇，首先采用測周法進(jìn)行測量，若頻率超過1000HZ則產(chǎn)生溢出信號，自動選擇采用測頻法進(jìn)行測量，這樣的設(shè)計是最合理的頻率計設(shè)計，若只采用某一種方法進(jìn)行測量都存在不足之處。周期測量時信號頻率越低，測量的誤差越小，周期倍乘的值越大，誤差越小，另外也可以通過更好的時基信號來進(jìn)行計數(shù)來減小量化誤差的影響。心得體會本次實習(xí)讓我們體味到設(shè)計程序、調(diào)測程序過程中的樂苦與甜。設(shè)計是我們將來必需的技能，這次實習(xí)恰恰給我們提供了一個應(yīng)用自己所學(xué)知識的機(jī)會，從到圖書館查找資料到對電路的設(shè)計對電路的調(diào)試試再到最后電路的成型，都對我所學(xué)的知識進(jìn)行了檢驗。在實習(xí)的過程中發(fā)現(xiàn)了以前學(xué)的知識掌握的不牢。同時在設(shè)計的過程中，遇到了一些以前沒有見到過的語句，但是通過查找資料來學(xué)習(xí)這些語句的功能和使用。調(diào)試程序過程是一個考驗人耐心的過程，不能有絲毫的急躁，馬虎，特別是對仿真波形的調(diào)試要一步一步來，不能急躁，最重要的是要熟練地掌握課堂上的知識，這樣才能對試驗中出現(xiàn)的問題進(jìn)行分析解決。在整個課程設(shè)計完后，總的感覺是：有收獲。以前上課都是上一些最基本的東西而現(xiàn)在卻可以將以前學(xué)的東西作出有實際價值的東西。在這個過程中，我的確學(xué)得到很多在書本上學(xué)不到的東西，如：利用VHDL語言編寫程序等等。但也遇到了不少的挫折，有時在仿真時遇到了一個錯誤怎么找也找不到原兇所在，找了老半天結(jié)果發(fā)現(xiàn)是取得時間太短了或是設(shè)定錯了頻率。在學(xué)習(xí)中的小問題在課堂上不可能犯，在動于的過程中卻很有可能犯。特別是在編譯程序時，一不小心就會犯錯，而且很不容易檢查出來。但現(xiàn)在回過頭來看，還是挺有成就感的。我的動手能力又有了進(jìn)一步的提高，我感到十分的欣慰。鞏固了課堂上所學(xué)到的理論性的知識，對VHDL語言有了更深一層的理解，熟練地掌握了QuartusⅡ軟件的應(yīng)用，能在Quartus II軟件環(huán)境下生成可用的波形文件、文本文件、圖形文件等。通過緊張有序的設(shè)計實踐，我覺得自己的動手能力有了很大的提高：自信心也增強(qiáng)了，在課程設(shè)計中自己動腦子解決遇到的問題，書本上的知識有了用武之地，這義鞏固和深化了自己的知識結(jié)構(gòu)。總而言之，通過此次的課程設(shè)計，我獲益匪淺！！！參考文獻(xiàn)[1] (第二版). 北京：科學(xué)出版社,2005.[2] . 北京：清華大學(xué)出版社,2010.附錄總電路圖

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