等精度數字頻率計的與仿真的畢業論文-資料下載頁

　　

【正文】 了如下等問題，并通過仔細的糾錯，最終能夠正確完成此課題。——。，使用VHDL語言，創建文本時編譯錯誤，提示“LIBRARY IEEE；”非法使用。 ——,發生引用錯誤。，再進行仿真，出現“Device not match with the certain hardware”的錯誤提示。——出現此問題并非安裝錯誤，在成功編譯后，需要進行“Waveform Editor”，才能使仿真成功運行。，提示“未有與輸入/出信號進入/出相應的節點”無法形成正確的信號傳輸路線。——對于總線和各輸入/出連線的節點未能正確匹配，造成信號的傳輸中斷，需要保持兩者間的命名及端口個數的相一致。“Waveform Editor”的編譯過程中，輸出波形的不合理性。——對于輸入的定義取值不合適，造成在對于仿真結果的分析中，出現此錯誤提示。，也出現了一些語法提示，造成編譯不能正確完成。——根據對話框的相應提示，完成程序的修改，實現正確的運行結果。 畢業設計的體會本次畢業設計即將接近尾聲，本人設計了能夠實現對于1Hz～10MHz頻率范圍的方波頻率進行測量的頻率計，并能夠在四位數碼管上顯示。該頻率計包括四個檔位，擁有一個整體的復位控制。 其間，我亦遇到許多問題，諸如整個系統核心模塊計數過程的實現，時鐘頻率的設定，將整形數據轉換成BCD碼顯示的算法等等。但在查閱了相關資料后,我逐步地不斷完善頻率計的原理框圖，最終進行了仿真實驗。經過對結果的分析，此次設計基本符合設計要求。在整個過程中，從相關資料的收集到硬件語言的學習，我都受益良多。基本形成了對于完成一個功能較完善系統的方案確定、分析實現的大體方法。學會了并熟練掌握了用MAX+PLUSⅡ進行相關仿真的一般過程。此次設計的方案一實現了可根據實際需求完成自行換檔的頻率測量要求，方案二在狹義上實現了等精度的原理功能。但是還存在一定的不足。對于本次設計還有可以擴展的地方。方案一中，對于輸出檔位的顯示，可在后續電路中接入LED指示燈進行相應的檔位選擇顯示，或者將這些四位輸出在經七位碼的轉換之后，經數碼顯示管而直接得出檔位的選擇指示。方案二中，只對實現等精度的過程進行介紹，也可繼續討論附加后續譯碼顯示輸出的部分。但由于此思路相對復雜，故只做了理論方面的具體分析。本次設計只是自己在學習相關知識后的自我研究，在各方面可能還存在欠缺。而目前，對于頻率測量方面的研究已相對成熟，已基本能滿足各種不同的需求。并且通過這次的實踐操作,更加地明白了EDA技術極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度，也說明了EDA技術對于我們專業學生的專業知識掌握的重要性。致 謝時光荏苒，如白駒過隙，大學生涯已接近尾聲。在這四年的在校學習生活里，能得到老師的諄諄教誨，同學的支持鼓勵，讓我不斷地進步成長，確實獲益頗多。這學期的畢業設計也已經落下帷幕。在*****大學的這段求學經歷中，我完成了本科階段的學習，并按時完成了畢業設計及論文。在此，我對于一路走來那些熱忱幫助、支持我的老師及同學表示衷心的感謝！首先，我最衷心地感謝我的指導老師***老師。***老師嚴謹的治學態度、平易隨和的處事風格、深厚豐富的專業知識及對工作孜孜不倦的追求使我不僅在對知識的理論認識上加深理解，而且也有助于我對所學知識的靈活運用。此外，從***老師言傳身教中掌握的對專業知識的學習方法上也令我受益終生。在本次畢業設計中，從頻率計電路的設計到硬件語言的學習、設計方案的確定及仿真結果的完成都得到了指導老師的悉心指導，并且對于論文的整理及詳細審稿、最終定稿都傾注了***老師的辛勤汗水。然后，感謝我的同學和朋友在學習和生活上給予我的支持和幫助。大家能夠相聚在*****大學，共同度過人生中最美好而短暫的四年，相互扶持，共同進步。在相互溝通交流的過程中，感受著來自不同文化背景下的個人魅力，時刻激勵著我不斷向前努力。同樣，也十分感謝*******，能夠提倡如此之好的學術氛圍。在這重要的四年里，我在這一片沃土上，不斷的汲取知識的養分，充實自己。而且在這濃郁的人文環境下，塑造了我正確科學的人生觀、價值觀。在學校里獲得的這些寶貴的財富，為我走進社會成為一名優秀的青年打下了堅實的基礎。最后，我非常地感謝我的父母。他們幾十年如一日，無怨無悔地為我付出著。對于我的成長他們嘔心瀝血，傾注了太多的辛酸。在我完成畢業設計期間，他們依然一如既往地支持著我，時刻在精神和生活上鼓勵著我，從而使我的論文能夠順利地完成。還要感謝所有關心我、幫助我、支持我，但這里還沒有提及的人們，謝謝你們！所有的這些鼓勵和支持都將在我以后的人生道路上給予我莫大的激勵，使我更加有信心與動力書寫自己美好的人生，不斷地挑戰自我、追求卓越、創造輝煌、成為一名優秀的青年。附錄 等精度頻率計方案二的簡介對于此方案，根據前面對其系統原理的分析，可得整體連接圖如下：：clkx：被測信號(也是整個系統的時鐘信號)；clkc：標準信號(所選的標準信號頻率為10MHz）；clr：清零信號；tp：預置的閘門信號；en：計數器的使能信號；qc[31..0],qx[31..0]：32位計數器的輸出信號；s0,s1,s2：數據選擇器的控制信號；y:整個系統的輸出信號；：觸發模塊、計數模塊（由標準信號的計數器和被測信號的計數器組成）、數據選擇模塊。：電平觸發的主從觸發器工作時，必須在跳動邊沿來臨前加進去輸入信號。如果在clk高電平期間輸入端出現干擾信號，那么就有可能使觸發器的狀態出錯。而邊沿觸發器允許在clk觸發沿來到前一瞬間加入輸入信號。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低了，因此在這里選擇D觸發器來控制實際閘門信號。觸發模塊的主要功能就是輸出一個使能信號來控制計數器的開閉。每次開始測量時，由預置的閘門信號和被測信號共同控制D觸發器，輸出用以控制計數器開閉的使能信號en。在每一次計數開始時可以給出一個清零信號，檢測同步脈沖信號，準備輸出使能信號en。當 D觸發器輸出的en是高電平時開啟計數器并開始計數；反之當 en是低電平時，關閉計數器并停止計數。帶清零的D觸發器的具體程序如下：LIBRARY IEEE。USE 。USE 。USE 。ENTITY clrdff ISPORT( clkx: IN STD_LOGIC。 定義被測信號作為時鐘信號； clr: IN STD_LOGIC。 定義清零信號； tp: IN STD_LOGIC。 定義預置閘門信號； en: OUT STD_LOGIC )。 定義使能信號，有效閘門信號END clrdff。ARCHITECTURE clrdff_behav OF clrdff IS BEGIN PROCESS(clkx,clr) 進程中的敏感信號 BEGIN IF (clr =39。139。) THEN 設置清零信號 en = 39。039。 ELSIF (clkx39。EVENT AND clkx =39。139。) THEN 檢測時鐘信號上升沿 en = tp。 輸出實際的閘門信號 END IF。 結束閘門時間 END PROCESS。END clrdff_behav。；每次測量時，用由D觸發器所產生的使能信號控制開啟計數器，對輸入的脈沖信號計數，在閘門信號結束時將計數結果由數據選擇器選擇輸出。在每一次測量前都要對計數器清零之后才開始計數，避免之前的計數結果帶來的影響。標準信號計數器的VHDL源程序如下：LIBRARY IEEE。USE 。USE 。USE 。ENTITY tc IS PORT( clkc: IN STD_LOGIC。 定義標準信號 clr: IN STD_LOGIC。 定義清零信號 en: IN STD_LOGIC。 定義使能信號 qc: OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 計數器的輸出END tc。 ARCHITECTURE tc_rtl OF tc IS SIGNAL temp_tc: STD_LOGIC_VECTOR(31 DOWNTO 0)。 定義變量BEGIN qc=temp_tc。 對變量進行賦值 PROCESS(clkc,clr) BEGIN IF (clr=39。139。) THEN 計數器清零 temp_tc = ( others=39。039。)。 ELSIF (clkc39。EVENT AND clkc =39。139。) THEN 檢測時鐘信號上升沿 IF (en=39。139。) THEN 檢測是否允許計數 IF (temp_tc=1000000000) THEN 檢測是否溢出 temp_tc = ( others=39。039。)。 ELSE temp_tc = temp_tc +1。 對標準信號進行計數 END IF。 END IF。 END IF。 END PROCESS。 END tc_rt1。被測信號計數器的VHDL源程序如下：LIBRARY IEEE。USE 。USE 。USE 。ENTITY tx IS PORT( clkx: IN STD_LOGIC。 clr: IN STD_LOGIC。 en: IN STD_LOGIC。 qx: OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 END tx。 ARCHITECTURE tx_rtl OF tx IS SIGNAL temp_tx: STD_LOGIC_VECTOR(31 DOWNTO 0)。 BEGIN qx=temp_tx。 PROCESS(clkx,clr) BEGIN IF (clr=39。139。) THEN temp_tx = ( others=39。039。)。 ELSIF (clkx39。EVENT AND clkx =39。139。) THEN IF (en=39。139。) THEN IF ( temp_tx =1000000000) THEN temp_tx = ( others=39。039。)。 ELSE temp_tx = temp_tx+1。 END IF。 END IF。 END IF。 END PROCESS。 END tx_rt1。：數據選擇器是在多路數據傳送過程中，根據需要將其中的任意一路選擇出來，并把所選出的數據傳送到唯一的公共數據通道上去的數字邏輯電路，其功能就相當于多個輸入的單刀雙擲開關，也稱多路選擇器。在每次計數結束后會從計數器送出八位的十六進制數，由s2,s1,s0三個端口預先設置來選擇所需要數據并送入唯一的公共數據通道y[7..0]上，標準頻率的計數值由d[7..0],c[7..0],b[7..0],a[7..0]四個端口從高位到低位的順序輸入計數值，而被測頻率的計數值則由h[7..0],g[7..0],f[7..0],e[7..0]四個端口也是從高位到低位的順序輸入計數值。如當s2s1s0=000時,a[7..0]的值被選中由y[7..0]輸出；當s2s1s0=001時，b[7..0]的值被選中由y[7..0]輸出；依此類推，當s2amp。s1amp。s0=111時，h[7..0]的值被選中由y[7..0]輸出。故本次設計的數據選擇器模塊是一個八選一的多路選擇模塊數據選擇器的VHDL源程序如下：LIBRARY IEEE。USE 。USE 。USE 。ENTITY mux ISPORT( a: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 b: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 c: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 d: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 e: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 f: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 g: