基于fpga來完成直接數字頻率合成器(dds)的設計-資料下載頁

　　

【正文】 able2=wr。 寫允許else wr_enable2=39。139。 寫禁止end if。end process。process( wr_enable2 ) 數據寫入寄存器2beginif wr_enable239。event and wr_enable2=39。139。thenlatch_out2=p0。end if。end process。process( p2, latch_addres, ready, rd ) 8031對PLD中數據讀入進程begin if (latch_addres=01111110) and (p2=10011111) and (ready=39。139。) and (rd=39。039。) thenp0=latch_in1。 寄存器中的數據讀入P0口 else p0=ZZZZZZZZ。 禁止讀數，P0口呈高阻態end if。end process。process(latch1) 外部數據進入FPGA進程beginif latch139。event and latch1=39。139。 thenlatch_in1=datain1。end if。end process。process(latch_addres) A/D工作控制片選信號輸出進程begin if(latch_addres=00011110) thenad_cs=39。039。 允許A/D工作else ad_cs=39。139。 禁止A/D工作end if。end process。datout1=latch_out1。datout2=latch_out2。 end behave。附錄3CHUZHI模塊提供初值，供下一個模塊FENP分頻時用。library ieee。use 。entity chuzhi isport(a:in std_logic_vector(3 downto 0)。 q:out interge range 0 to 312)。end chuzhi。architecture chu_arc of chuzhi isbegin process(a)begin case a iswhen 0001=q=313。when 0010=q=156。when 0011=q=104。when 0100=q=78。when 0101=q=63。when 0110=q=52。when 0111=q=45。when 1000=q=39。when 1001=q=35。when 1010=q=31。when others=null。end case。end process。end chu_arc。FENP模塊將CHUZHI模塊送來的初值對時鐘進行分頻，得到不同的工作頻率，從而調節波形頻率。library ieee。use 。entity fenp is port(a:in integer range 0 to 1024。 clk:in std_logic。 q:out std_logic)。end fenp。architecture fenp_arc of fenp isbeginprocess(clk)variable b,d:std_logic。variable c:integer range 0 to 1024。begin if clk39。event and clk=39。139。thenif b=39。039。thenc:=a1。 b:=39。139。 else if c=1 then b:=39。039。 d:=not d。 else c:=c1。 end if。 end if。end if。q=d。end process。end fenp_arc。DDS電路的 VHDL設計，主要累加器和相位/幅度轉換兩部分組成。DDS功能模塊library ieee。use 。use 。entity dds isgeneric(width:integer:=8)。(m:in std_logic_vector(width:1 downto 0)。sin,acc:out std_logic_vector(7 downto 0)。 clk:in std_logic)。end dds。architecture dds_arc of dds issignal s,acc8:std_logic_vector(width:1 downto 0)。 signal msbs:std_logic_vector (7 downto 0)。begin add1:lam_add_subgeneric map(lpm_width=width, lpm_representation=signed, lpm_direction=add, lpm_pipeline=0)port map(dataa=m,datab=acc8,result=s)。reg1:lpm_ffgeneric map(lpm_width=width)portmap(data=s,q=acc8,clock=clk)。select1:process(acc8),variable i:integer。beginfor i in 7 downto 0 loopmsbs(i)=acc8(i)。 end loop。end process select1。 acc=msbs。room1:lpm_romgeneric map(lpm_width=8, lpm_widthad=8, lpm_file=)port map(adress=msbs, inclock=clk, outclock=clk, q=sin)。end dds_arc。相位累加器的VHDL設計：library ieee。use 。use 。entity leijia isport( clk,en,reset:in std_logic。k1:in std_logic_vector(9 downto 0)。out1:out std_logic_vector(9 downto 0))。end entity leijia。architecture leijia_arc of leijia is begin process (clk,en,reset)variablet : std_logic_vector(9 downto 0)。beginif (reset=39。039。)thent:=0000000000。 elsif (clk39。event and clk=39。139。)then if (en=39。139。)then t:=t+k1。 end if。 end if。out1=t。end process。end leijia_arc。相位/幅值轉換LPM_ROM的VHDL設計：i_rom: lpm_romgeneric map(lpm_widt=rom_d_width,lpm_widthad=romad_width, lpm_address_control=unregistered,lpm_outdata=registered,lpm_file=)中存放正弦波的值，數據線和地址線都選8位。WIDTH=8。DEPTH=256。ADDRESS_RADIX=HEX。DATA_RADIX=HEX。CONTENT BEGIN00:FF。01:FE。02:FC。03:F9。04:F5。05:EF。06:E9。07:E1。08:D9。09:CF。0A:C5。0B:BA。0C:AE。0D:A2。0E:96。0F:89。10:7C。11:70。12:63。13:57。14:4B。15:40。16:35。17:2B。18:22。19:1A。1A: 13。1B:0D。1C:08。1D:04。1E:01。1F:00。20:00。21:01。22:04。23:08。24:0D。25:13。26:1A。27:22。28:2B。29:35。2A: 40。2B: 4B。2C: 57。2D: 63。2E: 70。2F: 7C。30:89。31:96。32:A2。33:AE。34:BA。35:C5。36:CF。37:D9。38:E1。39:E9。3A:EF。3B:F5。3C:F9。3D:FC。3E:FE。3F:FF。END。SIN模塊產生正弦波,一個周期取64點,故64個時鐘為一個周期：library ieee。use 。use 。entity sin isport (clk ,clr:in std_logic。 d:out integer range 0 to 225)。end sin。architecture sin_arc of sin isbeginprocess(clk,clr)variable tmp:integer range 0 to 63。begin if clr=39。039。then d=0。elsif clk39。event and clk=39。139。thenif tmp=63 then tmp:=0。else tmp:=tmp+1。end if。case tmp is when 00=d=225。 when 01=d=254。when 02=d=252。 when 03=d=249。when 04=d=245。 when 05=d=239。when 06=d=233。 when 07=d=225。when 08=d=217。 when 09=d=207。when 10=d=197。 when 11=d=186。when 12=d=174。 when 13=d=162。when 14=d=150。 when 15=d=137。when 16=d=124。 when 17=d=112。 when18=d=99 。 when 19=d=87。when 20=d=75。 when 21=d=64。when 22=d=53。 when 23=d=43。when 24=d=34。 when 25=d=26。when 26=d=19。 when 27=d=13。when 28=d=8。 when 29=d=4。 when 30=d=1。 when 31=d=0。 when 32=d=0。 when 33=d=1。 when 34=d=4。 when 35=d=8。 when 36=d=13。 when 37=d=19。when 38=d=26。 when 39=d=34when 40=d=43。 when 41=d=53。when 42=d=64。 when 43=d=75。when 44=d=87。 when 45=d=99。 when 46=d=112。 when 47=d=124。when 48=d=137。 when 49=d=150。 when 50=d=162。 when 51=d=174。when 52=d=186。 when 53=d=197。when54=d=207。 when 55=d=217。when 56=d=225。 when 57=d=233。 when 58=d=239。 when 59=d=245。when 60=d=249。 when 61=d=252。 when 62=d=254。 when 63=d=255。when others=null。 end case。end if。end process。end sin_a