基于eda智能搶答器設計-資料下載頁

【導讀】本課題設計一款基于EDA的智能搶答器，采用VHDL硬件描述語言編程。鎖存模塊和數碼顯示模塊等組成。設計平臺為Altera公司的QuartusII軟件。設計與實現，對深入研究EDA技術和搶答器具有重大意義。有良好的應用前景。

　　

【正文】 頁 共 28 頁 5 結論 通過這次智能搶答器的設計與實踐，讓我了解到了搶答器的基本原理與設計理 念，學習到了 VHDL語言的相關內容。 EDA技術 VHDL語言設計的出現從根本上改變了以往數字電路的設計模式，使電路由硬件設計轉變為軟件設計，使電子設計的核心轉化為 VHDL語言的編程設計。這樣提高了設計的靈活性，降低了電路的復雜程度，修改起來也很方便，整個設計很大一部分由電腦輔助來完成，體現了 EDA的自動化特點。 搶答器在現實生活中廣泛應用于各種競賽，本次設計的搶答器利用 EDA 進行的電路設計，其過程簡單，在 EDA 軟件下完成， EDA不僅可以設計簡單的電子搶答器，還可設計規模較大的電腦搶答器。本文設計的搶答器必須發 生在一個時鐘周期且保證 clr=1 時才有效，才能保證選手搶答之后號碼能準切顯示出來。 從選題到方案的構思選擇，具體電路實現到最后電路形成歷時幾個月時間，期間也遇到很多問題，例如搶答器不能成功鎖定第一個搶答的選手號碼，不過在解決問題的過程中也學到了很多知識。經過自己的不斷努力和老師的耐心指導，最終成功完成了畢業設計。 常州大學本科生畢業設計（論文） 第 22 頁 共 28 頁 參 考 文 獻 [1] 趙曙光、郭萬有、楊頌華，可編程邏輯器件原理、開發與應用，西安：西安電子科技大學出版社， 2020 [2] 盧毅、賴杰 ， VHDL 與數字電路設計，北京：北京科學出版社， 2020 [3] 朱正偉， EDA 技術及應用，北京：清華大學出版社， 2020 [4] 潘松， EDA 技術實用教程，北京：科學出版社， 2020 [5] 曾繁春、陳美金， VHDL 程序設計 . 第二版，北京科學出版社 [6] 馮洋 ，智能搶答器的 Verilog 設計及 Quartus II 仿真，機械與電子， 2020 [7] 劉凱、王紅航，電子搶答器的 EDA 設計與實現，電子科技大學出版， 2020 [8] 褚紅燕、沈世斌，基于 EDA 技術的層次化設計方法在電子搶答器中的應用，南京師范大學電氣與自動化工程學院， 2020 [9] 李偉英、謝完成 ，基于 EDA 技術的搶答器的設計與實現，計算機技術， 2020 [10] 孫長偉、王艷春，基于 EDA 技術的智能搶答器設計，工業技術， 2020 [11] 胡丹，基于 VHDL 的智力競賽搶答器的設計與實現，貴州大學電子科學與信息技術學院， 2020 [12] 王甲琛，基于 VHDL 語言的 8 路搶答器控制系統設計，山東英才職業技術學院， 2020 [13] 付家才， EDA 工程實踐技術，北京：化學工業出版社， 2020 [14]Chen Jing. Zhangxue Liu Yanhua. etal. A method of realizing clock signal by CPLD during GPS desynchronization[J]. Automation of Electric Power [15]Mark electronic design automation (EDA),China Machine [16] Zhang H. Quan C. Sun LD. A novel frameshift mutation of the EDA1 gene in a Chinese Han family with Xlinked hypohidrotic ectodermal dysplasia. 2020 常州大學本科生畢業設計（論文） 第 23 頁 共 28 頁 致 謝 時間 轉瞬即逝，轉眼畢業在即，回想在大學的四年光陰，心中充滿無限感激和留戀之情。本次畢業設計在朱老師的親切關懷和耐心指導下完成。他嚴肅的科學態度，嚴謹的治學精神，精益求精的工作作風，深深地感染和激勵著我。在設計過程中，朱老師 對我的學習和設計都創造了很好的空間，在方案的設計和選擇方面也給予我很 多好的建議和靈感。 在此對朱老師表示深深的敬意和感謝，感謝您這么長時間的教導和幫助，感謝您的辛苦和無私。同時也感謝一起成長的同學們，正是由于你們的幫助和支持，我才能克服一個個困難和疑惑，直至設計最終完成。 另外，我要感謝我的父母四年以來的支持，讓我來到這樣一所充滿愛的學校，在這邊度過了開心的四年，感謝你們這么多年的栽培和鼓勵，這些都是我一生的財富。 最后再次感謝母校，感謝母校無私奉獻的老師們，你們辛苦了。 常州大學本科生畢業設計（論文） 第 24 頁 共 28 頁 附 錄 LIBRARY ieee。 USE 。 ENTITY change IS //程序名稱： change PORT (q1,q2,q3,q4,q5,q6,q7,q8:IN STD_LOGIC。 //定義出入端 q1~q8 clr:IN STD_LOGIC。 //定義輸入端 clr m:OUT STD_LOGIC_vector(3 downto 0)。 //定義輸出端 m en:OUT STD_LOGIC)。 //定義輸出端 en END change。 ARCHITECTURE a OF change IS BEGIN process(q1,q2,q3,q4,q5,q6,q7,q8,clr) variable temp:STD_LOGIC_vector(7 downto 0)。 begin temp:=q1amp。q2amp。q3amp。q4amp。q5amp。q6amp。q7amp。q8。 case temp is when01111111=m=0001。 //當 temp=01111111 時對應的 q1 搶答， m顯示 1 when10111111=m=0010。 //當 temp=10111111 時對應的 q2 搶答 ， m 顯示 2 when11011111=m=0011。 //當 temp=11011111 時對應的 q3 搶答， m 顯示 3 when11101111=m=0100。 //當 temp=11101111 時對應的 q4 搶答， m 顯示 4 when11110111=m=0101。 //當 temp=11110111 時對 應的 q5 搶答， m 顯示 5 when11111011=m=0110。 //當 temp=11111011 時對應的 q6 搶答， m 顯示 6 when11111101=m=0111。 //當 temp=11111101 時對應的 q7 搶答， m顯示 7 when11111110=m=1000。 //當 temp=11111110 時對應的 q8 搶答， m顯示 8 when others=m=1111。 //當 temp 為其他情況則 m顯示 F end case。 en=temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr。 end process。 END a。 常州大學本科生畢業設計（論文） 第 25 頁 共 28 頁 LIBRARY ieee。 USE 。 USE 。 ENTITY lock IS //程序名稱 lock PORT(s1: IN STD_LOGIC。 //定義輸入端 s1 s2: IN STD_LOGIC。 //定義輸入端 s2 s3: IN STD_LOGIC。 //定義輸入端 s3 s4: IN STD_LOGIC。 //定義輸入端 s4 s5: IN STD_LOGIC。 //定義輸入端 s5 s6: IN STD_LOGIC。 //定義輸入端 s6 s7: IN STD_LOGIC。 //定義輸入端 s7 s8: IN STD_LOGIC。 //定義輸入端 s8 clr: IN STD_LOGIC。 q1,q2,q3,q4,q5,q6,q7,q8: OUT STD_LOGIC)。 //定義輸出端 q1~q8 END lock。 ARCHITECTURE a OF lock IS BEGIN process(s1,s2,s3,s4,s5,s6,s7,s8,clr) begin if(clr=39。039。) then //整個 if 語句實現鎖存功能，當 clk=0 時， s1~s8 鎖住；當clr=1 時， s1~s8 解鎖， q1~q8 對應輸出 s1~s8 的值 q1=39。139。q2=39。139。 q3=39。139。q4=39。139。 q5=39。139。q6=39。139。 q7=39。139。q8=39。139。 //當 clr 為低電平時， q1~q8 輸出高電平 else q1=s1。q2=s2。 q3=s3。q4=s4。 q5=s5。q6=s6。 q7=s7。q8=s8。 //當 clr 為高電平時，搶答開始，開始鎖存選手的編碼 end if。 end process。 END a。 LIBRARY ieee。 USE 。 USE 。 ENTITY t IS //程序名稱： t 常州大學本科生畢業設計（論文） 第 26 頁 共 28 頁 PORT(clk,en: IN STD_LOGIC。 //定義輸入： clk,en sound1:OUT STD_LOGIC)。 //定義輸出： sound1 END t。 ARCHITECTURE a OF t IS BEGIN process(en,clk) begin if (clk39。event and clk=39。139。) then //當搶答控制開關打開即 clk=1 時 if(en=39。139。) then sound1=39。139。 //當 時鐘信號在上升沿且主持人按鍵之后，搶答器發聲 else sound1=39。039。 //否則不發聲 end if。end if。 end process。 END a。 LIBRARY ieee。 USE 。 USE 。 ENTITY display IS //程序名稱： display PORT(m:IN STD_LOGIC_VECTOR(3 downto 0)。 //定義輸入 m BCD:out STD_LOGIC_VECTOR(7 downto 0))。 //定義輸出 BCD END display。 ARCHITECTURE a OF display IS BEGIN PROCESS(m) BEGIN CASE m IS WHEN 0000=BCD=00111111。 //當 m=0 時，輸出 BCD=3F WHEN 0001=BCD=00000110。 //當 m=1 時，輸出 BCD=06 WHEN 0010=BCD=01011011。 //當 m=2 時，輸出 BCD=5B WHEN 0011=BCD=01001111。 //當 m=3 時，輸出 BCD=4F WHEN 0100=BCD=01100110。 //當 m=4 時，輸出 BCD=66 WHEN 0101=BCD=01101101。 //當 m=5 時，輸出 BCD=6D WHEN 0110=BCD=01111101。 //當 m=6 時 ，輸出 BCD=7D WHEN 0111=BCD=00000111。 //當 m=7 時，輸出 BCD=07 WHEN 1000=BCD=01111111。 //當 m=8 時，輸出 BCD=7F WHEN 1001=BCD=01101111。 //當 m=9 時，輸出 BCD=6F WHEN OTHERS=BCD=00000000。 //m為其他數時， BCD=00 END CASE。 END PROCESS。 常州大學本科生畢業設計（論文） 第 27 頁 共 28 頁 END a。 LIBRARY IEEE。 USE 。 USE 。