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第3章邏輯門電路-資料下載頁(yè)

2026-07-11 10:56本頁(yè)面

　　

【正文】 ? ??G1G2= 0F1F1 BF1BF1 +B F1ABBA例 2 在如圖所示電路中，試寫出當(dāng) EN=0和 EN=1時(shí)，輸出端 F1和 F2的邏輯表達(dá)式。 A ○ ? ?B ○ ? ? F2ENF1 ○??○? ?○ ? ??G1G2AABB= 1AF2AF2 +A F2F2F2 PLD的編程工藝（一般了解）1. 熔絲編程工藝P2. UVCMOS編程工藝3. E2CMOS編程工藝現(xiàn)場(chǎng)可編程，編程在編程器進(jìn)行。ISP在系統(tǒng)編程器件，直接在系統(tǒng)線路板上進(jìn)行。 ○A????????????? ○B(yǎng) ○C???????????? PLD的基本結(jié)構(gòu)1. PLD的基本結(jié)構(gòu)框圖輸入電路與陣列或陣列輸出電路輸入輸出輸入項(xiàng)乘積項(xiàng) 或項(xiàng) PLD電路 (1) 可編程只讀存儲(chǔ)器 (PROM)電路O2I2?m0m1m2m3m4m5m6m7I1?I0????? O1 O0???? ???? ???? ???? ???? 實(shí)現(xiàn)函數(shù) :應(yīng)對(duì)或陣列進(jìn)行編程，如圖所示。O2I2 ?I1 ?I0 ????? O1 O0???? ???? ???? ???? ???? m0m1m2m3m4m5m6m7(2) 可編程邏輯陣列 PLA(Programmable Logic Array) 電路 I2?I1?I0?O0O1O2 PLA的陣列結(jié)構(gòu) 例如，實(shí)現(xiàn)函數(shù)： , 。化簡(jiǎn)后為，其編程后的邏輯圖如圖所示。 I2?I1?I0?O0O1O2 (3) 可編程陣列邏輯 PAL(Programmable Array Logic)電路PAL的陣列結(jié)構(gòu) I2?I1?I0?O0O1O2 ??? ??? ?? 同樣用 PAL電路實(shí)現(xiàn) ，，化簡(jiǎn)后得： ,編程后的邏輯圖如圖所示。 I2?I1?I0?O0O1O2 ??? ??? ?? PLD的開發(fā)過(guò)程例如，用 PLD實(shí)現(xiàn) 7891011121314151617 3938373635343332313029 19 20 21 22 23 24 27 2825 2618 5 4 3 2 1 44 41 4043 426 ispLSI 1016 pLSI 1016 Top view I/O3 I/O4 I/O5 I/O6 I/O8 I/O7 GND I/O9 I/O10 I/O11 I/O I/O I/O I/O I/O I/OIN3 GND I/O I/O I/OI/O18 I/O17 I/O16 IN2/MODE* Y2/SCLK VCC Y1/RESET I/O15 I/O14 I/O13 I/O12 I/O I/O I/O I/O28293031 Y1 VCC *SDI/IN0 I/O0 I/O1 I/O2 圖 2 71 ispLSI 1016 引腳圖 *SDO/IN 27 26 25 24 23 22 21 20 19 *ispEN/NCP=AB ； Q=A+B ；；；R=AB S=AB+AB 采用當(dāng)前較流行的開發(fā)軟件 ISP SYNARIO SYSTEM 或 ISP EXPERT 采用的語(yǔ)言是 ABEL語(yǔ)言ABEL語(yǔ)言常用邏輯運(yùn)算符運(yùn)算符示例說(shuō)明！ !A A AB A+Bamp。 Aamp。B ABABEL語(yǔ)言源文件： MODULE GATS “MODULE 是關(guān)鍵字， GATS為模塊名 A,B PIN 4,5 。 “ 定義輸入引腳， PIN是關(guān)鍵字， A， B 為變量名，4， 5為引腳號(hào) P,Q PIN 6,7 。 “ 定義輸出引腳 , R,S PIN 8,9。 EQUATIONS “ 是關(guān)鍵字，表示邏輯描述段 P=Aamp。B。 “ 實(shí)現(xiàn) P=AB，其中 amp。表示邏輯與 Q=AB。 “ 實(shí)現(xiàn) Q=A+B，其中表示邏輯或 R=!(Aamp。B)。 “ 實(shí)現(xiàn) BAR= ，其中！表示邏輯非 S=Aamp。!B!Aamp。B。 “ 實(shí)現(xiàn) A?BS = ； TEST_VECTORS ([A,B] [P,Q,R,S]) “ 測(cè)試向量關(guān)鍵字 [0,0] [.X.,.X.,.X.,.X.]。 .X. 為任意項(xiàng) [0,1] [.X.,.X.,.X.,.X.]。 [1,0] [.X.,.X.,.X.,.X.]。 [1,1] [.X.,.X.,.X.,.X.]。 END GATS “ 關(guān)鍵字，表示 MODULE GATS結(jié)束本章結(jié) 束

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