基于cpld和fpga的簡易電子琴設計-資料下載頁

【導讀】了產品的推廣和適應市場的能力。而且市場上大多電子琴靠傳統的硬件設計方法來實。現其功能，這樣很難降低其成本。CPLD/FPGA技術的出現及迅速發展，為利用軟件。和邏輯單元靈活、集成度高以及適用范圍寬的特點。這兩種器件兼容了簡單PLD和通。用門陣列的優點，可實現較大規模的電路，編程也很靈活。計和產品生產之中。的邏輯組成核心；輸入/輸出塊；連接邏輯塊的互連資源。連線資源是指由各種長度的。CPLD/FPGA是近幾年集成電路中發展最快的產品。將復雜的專用芯片推向高端和超復雜應用。可編程邏輯器件依然是集成電路中最具活。PLD的歷史和發展，并將PLD技術和ASIC技術作了全面比較。基于EDA技術的FPGA/CPLD電路設計的基本流程及其常用的EDA工具。通過給出4×4矩陣鍵盤的原理，設計出適合電子琴特色的鍵盤。表及簡譜產生電路的設計，它對鍵盤輸出的信號進行處理，產生音符的相關信息。第八章則是對整個系統的總匯，畫出了頂層設計文件，調試成功，便可以綜合下載到FPGA器件里了。

　　

【正文】 ，輸出 keydrv[7..0]就 更新一次 狀態，并且產生了 的輸出延時，實現了該電路的邏輯功能。 鍵盤譯碼以及開關電路 鍵盤譯碼電路是從 K1 和 K2 和 keydrv[7...0]信號中譯碼出的按鍵值的電路，他的真值表如表 3 所示， index[3...0]是鍵值，范圍是 00001111， K3 是鍵盤的開關，當 K3處于高電平時，電路才能開始工作，如果處于低電平，則產生的頻 率為 0Hz,即不發 音，該模塊的外部接口如圖 46 所示 ： 圖 46 該模塊的主要程序如下： temp=k2amp。k1amp。keydrv。 process(temp) begin if(k3=39。139。)then 當按下鍵 K3 時，查表并執行以下動作 case temp is when 0100000001=index=conv_std_logic_vector(0,4)。 按下‘ 1’鍵時，把 0 轉化為 4 位的二進制，并將它賦給 4 位信號總線 index[3...0] 2020 屆 電氣工程與自動化畢業設計 （論文） 19 when 0100000010=index=conv_std_logic_vector(1,4)。 when 0100000100=index=conv_std_logic_vector(2,4)。 when 0100001000=index=conv_std_logic_vector(3,4)。 when 0100010000=index=conv_std_logic_vector(4,4)。 when 0100100000=index=conv_std_logic_vector(5,4)。 when 0101000000=index=conv_std_logic_vector(6,4)。 when 0110000000=index=conv_std_logic_vector(7,4)。 when 1000000001=index=conv_std_logic_vector(8,4)。 when 1000000010=index=conv_std_logic_vector(9,4)。 when 1000000100=index=conv_std_logic_vector(10,4)。 when 1000001000=index=conv_std_logic_vector(11,4)。 when 1000010000=index=conv_std_logic_vector(12,4)。 when 1000100000=index=conv_std_logic_vector(13,4)。 when 1001000000=index=conv_std_logic_vector(14,4)。 when 1010000000=index=conv_std_logic_vector(15,4)。 when others=null。 多余態處理 end case。 else index=conv_std_logic_vector(0,4) 當 K3 鍵為未被按下時，輸出 0 的 4 位二進制數 endif。 end process。 該電路的仿真結果如圖 47 所示： 圖 47 由圖 47 可知，當 K3 為高電平時，且 K2 或者 K1 電平值有 變化時，輸出隆健：基于 CPLD/FPGA的簡易電子琴設計 20 INDEX[3..0]不停的跟 著 K2 和 K1 變化，并且產生了幾納秒的輸出延遲；當 K3 為低電平時， K2， K1 以及 KEYDRV[7..0]輸入 無效，輸出 INDEX[3..0]始終為 0。通過對比真值表，證明該電路符合目的邏輯要求。 本章小結 本章介紹了數字電子 琴與外界通話的接口 —— 鍵盤，通過按鍵，告訴數字系統演奏者想彈出什么音符，于是鍵盤產生關于含有音階有關信息的代碼 Index[3....0]，基于模塊化 ﹑ 層次化的思想，將鍵盤這個大模 塊的設計又細分為很多小模塊的設計，然而各個模塊又含有很多的邏輯門，由于對于多個門電路的連接不熟悉，因此可以用一個“黑匣子”來表示，用簡單的電路實現了復雜的 功能，體現了 VHDL 的優點，也保證了設計的正確性，將本章的幾個小模塊連起來，如圖 48 所示，組成了按鍵掃描電路設計的整個模塊。 圖 48 2020 屆 電氣工程與自動化畢業設計 （論文） 21 第五章 音符查表及簡譜產生電路 音符查表及簡譜產生電路的說明 音符查表以及簡譜產生電路 tone_rom 完成音符查表和簡譜碼產生。設計的播放器可以總共發出 16 個音（包括休止符），因此可以選擇表中任意 15 個音。為了減少發音的誤差，數 控的基準頻率選擇 1MHZ 的等占空比脈沖信號，數控分頻 器設計為 11 位的加法計數 器，其最大的計數值為 1607 方法，外加一個 D 觸發 器以均衡其占空比，使發音更為清晰響亮，輸出 CODE 是音符的發音，輸出 HIGH 是發音 的高低指示 ， 輸出 TONE 是輸出音符的分頻預置數，分頻預置數公式如下：分頻預置數 =2048基準頻率 /（ 2 音符頻率），本文中每個音符頻率是已知的，基準頻率是 1MHz，這樣就可以依次算出每個音階對應的分頻預置數，例如高音 1 的音符頻率為 ，則可以計算出此時的分頻預置數 =20481000000/（ 2 ） ==，偏差為（ ） / 100%=%，因為小數表示比較麻煩，在此設置中去整數，設計中允許此偏差存在，然后將預置數用二進制表示即可。 這樣在電路工作狀況下，當有效的 Index[3...0]輸入時，便產生 3 種帶有音階信息的輸出，他們的真值表見附錄程序。該模塊的接口電路如圖 51 所示： 圖 51 該模塊的主要程序如下： begin index1=conv_integer(index)。 將 index[3...0]表示的二進制數轉化為十進制并賦給 index1 tone=conv_std_logic_vector(tone1,11)。 將 tone1 轉化為 11 位的二進制數，并賦給 tone 隆健：基于 CPLD/FPGA的簡易電子琴設計 22 code=conv_std_logic_vector(code1,4)。 search:process(index) begin case index1 is when 0=tone1=2047。code1=0。high=0000。 —— 0Hz（ G 調標準頻率） when 1=tone1=773。code1=1。high=0000。—— when 2=tone1=912。code1=2。high=0000。—— when 3=tone1=1036。code1=3。high=0000。—— when 4=tone1=1092。code1=4。high=0000。—— when 5=tone1=1197。code1=5。high=0000。—— when 6=tone1=1290。code1=6。high=0000。—— when 7=tone1=1372。code1=7。high=0000。—— when 8=tone1=1729。code1=1。high=0010。—— 當二進制數 index[3...0]表示的十進制數為 8 時， tone1=1729。code1=1。high=0010， when 9=tone1=1410。code1=1。high=0001。—— when 10=tone1=1480。code1=2。high=0001。—— when 11=tone1=1542。code1=3。high=0001。—— when 12=tone1=1570。code1=4。high=0001。—— when 13=tone1=1622。code1=5。high=0001。—— when 14=tone1=1699。code1=6。high=0001。—— when 15=tone1=1710。code1=7。high=0001。—— when others=null。 —— 當輸入不變時，保持以前狀態 end case。 end process。 該電路的仿真結果如圖 52 所示 ： 圖 52 由圖 52 可知，隨著輸入 INDEX[3..0]的變化， HIGN[3..0]和 CODE[3..0]也隨著變2020 屆 電氣工程與自動化畢業設計 （論文） 23 化，并且產生了分頻預置數 TONE[10..0]，在仿真圖中，為了方便觀察，他們的值都是以二進制來表示的，而且該電路產生了 6 納秒的輸出延時，通過 與附錄的真值表進行對比，證明該電路符合目的邏輯要求。 本章小結 通過音符查表及 簡譜 碼 產生電路，將 鍵盤的輸入信號進行分析處理，并發出相關控制信號，驅動下級電路的工作，為驅動揚聲器和驅動顯示器提供了有效的依據，其中本電路輸出為 19 根數據總線，由電路圖可見，利用軟件大大的簡化了電路，并達到了預期的目的， VHDL 的優勢再次體現出來，為設計者提供了方便。 隆健：基于 CPLD/FPGA的簡易電子琴設計 24 第六章 音符發聲器 音符查表及 簡譜 碼 產生電路 tone_rom 完成音符查表和簡譜碼產生。它的輸出一部分 tone[10...0]來作為音符發生器的輸入，如何設計一個電路，將送過來的不同預分頻值進行處理，然后再產生音階對應頻率成為音符發生器設計的關鍵問題，音符發生器的上一級電路里，已經將分頻預置數轉化為了 11 位 二進制，于是選擇數控分頻器，以tone[10...0]作為數控分頻器的輸入，這樣，就在輸入端給定 不同的 CLK 和分頻預置數時，便可以得到不同的 SPKS 值。但是又一個問題產生了，分頻出來的信號，占空比會發生很大的變化，這樣的信號送至揚聲器，有時候揚聲器會感應不出來，那么就需要外加一個分頻器，所以可以經過一個 D 觸發器進行二分頻，即將 信號的上升沿取反，兩種情況的對比圖入圖 61 所示， 圖 61 此外，由于音符發生器是時序電路，所以需要加一個時鐘脈沖，由于外部時鐘是5MHz 了，工程中規定，超過 3MHz 就已經是高頻了，這樣高的頻率時鐘不適合電路工作，所以還要引入時鐘分頻電路，產生頻率合適的時鐘信號，由于 FPGA 對時鐘跳變沿的判斷的精確性，故這種分頻的方法是可取的，本文的基準頻率是 1MHz， 本 文需要在這里產生 5 分頻。 最后，通過 SPKS 輸出對應音符的頻率去驅動揚聲器發出聲音。 該模塊又由分頻電路，數控分頻器，二分頻器和揚聲器構成，其 4 者的連接圖如圖 62 所示，由于這4 者聯系十分緊密，故可將 4 者融為一體來設計，其總的模塊電路圖如 圖 63 所示。 圖 62 2020 屆 電氣工程與自動化畢業設計 （論文） 25 圖 63 該模塊的主要程序如下所示： architecture one of speaker is signal preclk:std_logic。 signal fullspks:std_logic。 signal tone1: integer range 0 to 167ff。 begin tone1=conv_integer(tone)。 divideclk:process(clk) variable count4:integer range 0 to 15。 begin preclk=39。039。 if count4=5 then preclk=39。139。 count4:=0。 elsif clk39。event and clk=39。139。 then count4:=count4+1。 end if。 end process。 genspks:process(preclk,tone1) variable count11: integer range 0 to 167ff。 begin if preclk39。event and preclk =39。139。 then if count11 =167ff then count11:=tone1。 —— 當 count11 計數器計滿時，輸入數據 tone1 被同步預置給count11 隆健：基于 CPLD/FPGA的簡易電子琴設計 26 fu