基于fpga實(shí)現(xiàn)cdma擴(kuò)頻通信中的同步系統(tǒng)_畢業(yè)論文-資料下載頁

【導(dǎo)讀】強(qiáng)的多址能力和高精度測(cè)量等優(yōu)點(diǎn)，在軍事抗干擾和個(gè)人通信業(yè)務(wù)中得到了很大的發(fā)展。標(biāo)準(zhǔn)化建議后，標(biāo)志著擴(kuò)頻通信技術(shù)在民用通信領(lǐng)域的應(yīng)用進(jìn)入了新階段。為代表的可編程邏輯器件借其設(shè)計(jì)方便靈活等特點(diǎn)廣泛應(yīng)用于數(shù)字信號(hào)處理領(lǐng)域。本論文中首先對(duì)擴(kuò)頻通信的基礎(chǔ)理論做了探討，著重對(duì)直序擴(kuò)頻的理論進(jìn)行了分析；信息碼的輸入和擴(kuò)頻。重點(diǎn)完成了對(duì)基帶擴(kuò)頻信號(hào)的相關(guān)解擴(kuò)和幾種同步捕獲電路的設(shè)計(jì)，將多種專用芯片的功能集成在一片大規(guī)模FPGA芯片上。VHDL程序，并在QuartusII臺(tái)上完成各部分模塊的功能仿真。

　　

【正文】 (Ls+(S/N)0) dB 式中 Mj 為干擾容限， Gp 為擴(kuò)頻增益， Ls 為系統(tǒng)損耗 ,(S/N)0 為接收機(jī)輸出信噪比。 干擾容限直接反映了擴(kuò)頻通信系統(tǒng)接收機(jī)允許的極限干擾強(qiáng)度，它往往能比擴(kuò)頻增益更確切地表征系統(tǒng)的抗干擾能力。 搜索文檔 ：基于 FPGA 實(shí)現(xiàn) CDMA 擴(kuò)頻通信中同步系統(tǒng) 12 例如，某擴(kuò)頻通信系統(tǒng)的擴(kuò)頻增益 Gp=33dB,系統(tǒng)損耗 Ls=3Db,接收機(jī)的輸出信噪比(S/N)0≥10dB,則該系統(tǒng)的干擾容限 Mj=20dB。這表明該系統(tǒng)最大能承受 20dB(100 倍 )的干擾，即當(dāng)干擾信號(hào)功率超過有用信號(hào)功率 20dB 時(shí)，該系統(tǒng)不能正常工作，而二者之差不大于 20dB 時(shí) ,系統(tǒng)仍能正常工作。 擴(kuò)頻通信的基本原理 1. 擴(kuò)頻通信的理論基礎(chǔ) （ 1）由通信原理與信 息論中的著名仙農(nóng)公式 : C=FTlg(1+S/N)(見圖 25) 公式中 F 為限頻帶寬 。 T 為限時(shí)時(shí)隙 ,在一般通信原理中取 T=1。 S/N 為功率信噪比 。 C 為信道容量。 這一公式指出一個(gè)限時(shí)（ T）、限頻（ F）、限功率（ S）的連續(xù)白色高斯信道，其信道容量可以形象的用三個(gè)主要信號(hào)參量所決定的體積來表示。 （ 2）三個(gè)參量 F,T 與 lg(1+S/N)所構(gòu)成的體積 ,當(dāng)容積 C 不變時(shí) ,具有〝可塑性〞。即三個(gè)參量之間可以互換。 （ 3）在移動(dòng)通信中，信噪比 S/N 是最主要的矛盾，為了提高信噪比， 可以不惜一切手段。其中 Shannon（仙農(nóng)）公式指出：可以采用頻帶 F 來換取信噪比，即當(dāng) C 不變時(shí)，增加頻帶 F 可以降低接收機(jī)接收的信噪門限值 lg(1+S/N)。這就是擴(kuò)頻通信的基本原理，即用頻帶換取信噪比。 圖 25 信道容量 C的直觀圖示 擴(kuò)頻通信的主要優(yōu)缺點(diǎn) 1．主要優(yōu)點(diǎn) (1) 抗干擾能力強(qiáng)且 G越大 ,抗干擾能力越強(qiáng) ,抗白噪聲、抗單頻窄帶干擾、抗人為干擾、抗跟蹤干擾、抗寬帶的等效白噪聲的多址與多徑干擾能力都很強(qiáng)。 (2) 擴(kuò)頻系統(tǒng)抗干擾性強(qiáng)的物理解釋是 :在允許的一定誤碼率的條件下 ,可以實(shí)現(xiàn)很低的S/N 值下進(jìn)行通信 ,即允許很強(qiáng)的干擾。 (3) 保密性能強(qiáng) ,無論是直擴(kuò)還是跳頻 ,擴(kuò)頻后其頻譜均為近似白噪聲 ,因此具有良好的保密性能。 (4) 低功率譜密度 ,由于擴(kuò)頻屬于寬帶系統(tǒng) ,頻帶越寬 ,功率譜密度就越低 ,因此它具有良好的隱蔽性能。且對(duì)其他通信系統(tǒng)及人體的干擾與影響也小。 (5) 易于實(shí)現(xiàn)大容量多址通信 ,時(shí)頻二維地址劃分使?jié)撛诘刂窋?shù)量增大。抗干擾能力強(qiáng)與低功率密度對(duì)于干擾受限系統(tǒng)，將允許接納更多的用戶數(shù)。 (6) 適合于變參信道的無線通信 ,擴(kuò)頻系統(tǒng)易于實(shí)現(xiàn)多種形式分集接收并提高抗干擾性。 2．主要缺點(diǎn) (1) 占用信號(hào)頻帶寬 ,擴(kuò)頻后的碼序列 (chip)帶寬遠(yuǎn)大于擴(kuò)頻前的信息序列帶寬。 東華 理工大學(xué) 13 (2) 系統(tǒng)實(shí)現(xiàn)復(fù)雜。 (3) 在時(shí)變信道中實(shí)現(xiàn)同步較為困難。 (4) 目前受尋找地址碼數(shù)量上的限制 ,實(shí)現(xiàn)大容量通信仍存在一定困難。 硬件描述語言和開發(fā)平臺(tái) 隨著半導(dǎo)體技術(shù)的迅速發(fā)展，現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即 EDA 技術(shù)。對(duì)于復(fù)雜的系統(tǒng)設(shè)計(jì)，必須依靠一種高層的邏輯輸入方式來避免丌發(fā)中的錯(cuò)誤和縮短開發(fā)周期，這樣就產(chǎn)生了硬件描述語言 HDL(Hardware Description Language)， EDA 技術(shù)使得設(shè)計(jì)者的工作僅利用硬件描述語言和 EDA 軟件即可完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，是電子設(shè)計(jì)技術(shù)的一個(gè)巨大進(jìn)步。 系統(tǒng)開發(fā)語言 VHDL簡介 常見的 HDL主要有 VHDL、 Verilog、 HDL、 AHDL、 System Verilog、 ABEL和 SystemC， 其中 VHDL 是隨著可編輯邏輯器件 (PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國國防部 VHSIC(超高速集成電路 )計(jì)劃的一部分， 1987年成為 IEEE的業(yè)界標(biāo)準(zhǔn)。1988 年，美國 Milstd454 規(guī)定所有為美國國防部設(shè)計(jì)的 ASIC 產(chǎn)品必須采用 VHDL語言來描述。自從 IEEE 公布了 VHDL的標(biāo)準(zhǔn)版本 (IEEE． 1076)后，數(shù)個(gè) EDA 公司相繼推出了自己的 VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原來的非標(biāo)準(zhǔn)硬件描述語言。 1993 年， IEEE 對(duì)VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL， 即 IEEE 標(biāo)準(zhǔn)的 10761993 版本。現(xiàn)在 VHDL作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到了 眾多 EDA 公司的支持，在電子工程領(lǐng)域，己成為事實(shí)上的通用硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外， VHDL的語言形式、描述風(fēng)格與句法和一般的計(jì)算機(jī)高級(jí)語言十分相似。應(yīng)用 VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的： 1. 與其他的硬件描述語言相比， VHDL具有強(qiáng)大的行為描述能力，在 EDAT具和 VHDL綜合器的支持下，可以避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)。 2. VHDL中豐富的仿真語句和庫函數(shù)，使得任何大系統(tǒng)在設(shè)計(jì)早期 (設(shè)計(jì)尚未完成 )就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能具有可行性，并隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 3. VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和己有設(shè)計(jì)的再利用功能。 4. 對(duì)于用 VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDAI 具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把 VHDL描述設(shè)計(jì)轉(zhuǎn)變?yōu)殚T級(jí)網(wǎng)表 (根據(jù)不同的實(shí)現(xiàn)芯片 )。這種方式突破了門級(jí)設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本。應(yīng)用 EDA工具的邏輯優(yōu)化功能，可以自動(dòng)地把一個(gè)綜合后的設(shè)計(jì)變成一個(gè)更小、更高速的電路系統(tǒng)。反過來 ，設(shè)計(jì)者還可以容易地從綜合和優(yōu)化后的電路獲得設(shè)計(jì)信息，返回去更新 VHDL的設(shè)計(jì)描述，使之更為完善。 5. VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 6. 由于 VHDL具有類屬描述語句和子程序調(diào)用等功能，對(duì)于己完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類屬參量或函數(shù)，就能輕易的改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。 可以預(yù)計(jì)，隨著 VHDL． 93 標(biāo)準(zhǔn)的廣泛應(yīng)用以及可編程邏輯器件的不斷推出， VHDL 必搜索文檔 ：基于 FPGA 實(shí)現(xiàn) CDMA 擴(kuò)頻通信中同步系統(tǒng) 14 將在未來的 EDA 解決方案中發(fā)揮不可替代的作用 。 Altera 公司的 Quartus II 開發(fā)系統(tǒng) 使用 FPGA 離不開 EDAI 具，現(xiàn)在用于 FPGA 開發(fā)的 EDA 軟件有很多， Synopsys、 C andence、 Mento 等著名的 EDA 軟件供應(yīng)商都有很好的開發(fā) FPGA 和進(jìn)行 ASIC 設(shè)計(jì)的一系列軟件。 目前主要的 FPGA 廠商有 Xilinx、 Altera、 AMD、 Lattice、 Actel、 Lucent 及 Atmel 等。其中 Altera 公司是世界最大可編程邏輯器件供應(yīng)商之一，其生產(chǎn)的 PLD 具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，此外它還提供了 功能全面的開發(fā)工具和豐富的 IP 核、宏功能庫等，因此在數(shù)字通信系統(tǒng)設(shè)計(jì)中得到了廣泛的應(yīng)用。 Quartus II 是 Altera 提供的 FPGA／ CPLD 開發(fā)集成環(huán)境，是 Altem前一代集成開發(fā)環(huán)境 MAX+plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷，具有簡單易學(xué)、易用、可視化、集成化設(shè)計(jì)環(huán)境等優(yōu)點(diǎn)。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使得設(shè)計(jì)人員無須精通器件的內(nèi)部結(jié)構(gòu)，只需運(yùn)用自己熟悉的輸入工具 (如原理圖輸入或高級(jí)行為描述語言 )進(jìn)行設(shè)計(jì)，開發(fā)系統(tǒng)把這些設(shè)計(jì)轉(zhuǎn)換為最終結(jié)構(gòu)所需要的格式。 Quartus II 包括模塊化的編譯器，其功能模塊有分析／綜合器、適配器、裝配器、時(shí)序分析器、設(shè)計(jì)輔助模塊、 EDA網(wǎng)表文件生成器和編輯數(shù)據(jù)接口等，可以通過選擇 Sma Compilation 來運(yùn)行所有的編輯器模塊，也可以通過選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。它完全支持 VHDL、 Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL、 Ve 訂 log邏輯綜合器并具備仿真功能。 因此本設(shè)計(jì)中我采用了 Altera 公司的 Quartus II 軟件進(jìn)行開發(fā)。 FPGA 設(shè)計(jì)流程 傳統(tǒng)的設(shè)計(jì)思路是自下而上，即設(shè)計(jì)者首先將各種基本單元，如各種門電路以及加法器、計(jì)數(shù)器等模塊做成基本單元庫，然后在設(shè)計(jì)時(shí)調(diào)用這些基本單元，逐級(jí)向上組合， 直到形成系統(tǒng)為止。 一個(gè)完整的、典型的 EDA 設(shè)計(jì)流程是正好相反的自上而下的設(shè)計(jì)方法，它首先在系統(tǒng)級(jí)對(duì)系統(tǒng)進(jìn)行設(shè)計(jì)，并進(jìn)行功能模塊的劃分與定義，然后在功能級(jí)對(duì)各個(gè)模塊進(jìn)行描述，并進(jìn)行仿真，以預(yù)測(cè)設(shè)計(jì)的 J 下確性。如果仿真通過，就把功能描述轉(zhuǎn)換成某一具體結(jié)構(gòu)芯片的網(wǎng)表文件，將網(wǎng)表文件適配到具體芯片中進(jìn)行布局布線。最后進(jìn)行時(shí)序仿真，以檢查布局布線的線延時(shí)和門延時(shí)對(duì) 設(shè)計(jì)帶來的影響。由于自上而下的設(shè)計(jì)思想更符合人們邏輯思維的習(xí)慣，也容易使設(shè)計(jì)者對(duì)復(fù)雜的系統(tǒng)進(jìn)行合理的劃分與不斷的優(yōu)化，而且在設(shè)計(jì)的初級(jí)階段，設(shè)計(jì)者可以不受芯片結(jié)構(gòu)的約束集中精力對(duì)產(chǎn)品進(jìn)行最適應(yīng)市場(chǎng)需求的設(shè)計(jì)，因此這種設(shè)計(jì)方法已經(jīng)占據(jù)了電子系統(tǒng)設(shè)計(jì)的主流地位。 FPGA 設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合、布線后仿真和下板調(diào)試等主要步驟， 如圖 26。 下面是基于 EDA 軟件的 FPGA 開發(fā)流程： 1. 電路設(shè)計(jì)輸入：是根據(jù)設(shè)計(jì)者的設(shè)計(jì)方法將所設(shè)計(jì)的功能描述給 EDA 軟件，是在EDA 軟件平臺(tái)上對(duì) FPGA／ CPLD 開發(fā)的最初步驟。常用的設(shè)計(jì)輸入方法有硬件描述語言文本輸入和原理圖設(shè)計(jì)輸入方法。 2. 綜合：是把軟件設(shè)計(jì)的 HDL 描述與硬件結(jié)構(gòu)掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，整個(gè)綜合過程就是將設(shè)計(jì)者在 EDA 平臺(tái)上編輯輸入的 HDL 文本、原理圖描 述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。 3. 適配器也稱結(jié)構(gòu)綜合器：是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定目標(biāo)器件中，使之產(chǎn)生最終的下載文件，女 IJEDEC、 Jam格式文件。實(shí)現(xiàn)過程是將綜合輸出的 邏輯網(wǎng)表適配東華 理工大學(xué) 15 到具體 FPGA 器件上，因?yàn)橹挥衅骷_發(fā)商最了解器件的內(nèi)部結(jié)構(gòu)，所以實(shí)現(xiàn)步驟必須選用器件開發(fā)商提供的工具軟件。 圖 26 基于 EDA軟件的 FPGA開發(fā)流程 4. 仿真：就是讓計(jì)算機(jī)根據(jù)～定的算法和一定的仿真庫對(duì) EDA 設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤，它可以完成兩種不同級(jí)別的仿真測(cè)試。功能仿真是直接對(duì) VHDL、原理圖描述的邏輯功能進(jìn)行測(cè)試模擬，驗(yàn)證其實(shí)現(xiàn)功能是否符合設(shè)計(jì)要求，仿真過程不涉及任何具體器件的硬件特性，不經(jīng)歷適配階段，在設(shè)計(jì)項(xiàng)目編輯綜合后即可進(jìn)入門級(jí)仿真器進(jìn)行模擬測(cè)試。設(shè)計(jì)耗時(shí)短，對(duì)硬 件庫、綜合器等沒有任何要求。 時(shí)序仿真是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，因而仿真精度高。但時(shí)序仿真文件必須來自針對(duì)具體器件的適配器。時(shí)序仿真中應(yīng)該將布局布線的時(shí)延文件反標(biāo)到設(shè)計(jì)中，使仿真既包含門延時(shí)，又包含延時(shí)信息。與前面的仿真相比，這種仿真包含的延時(shí)信息最為全面、準(zhǔn)確，能較好地反映芯片的實(shí)際工作情況。 5. 下載和硬件測(cè)試：設(shè)計(jì)開發(fā)的最后步驟是把適配后生成的下載或適配文件，通過編程器或編程電纜向 FPGA 或 CPLD 進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。 搜索文檔 ：基于 FPGA 實(shí)現(xiàn) CDMA 擴(kuò)頻通信中同步系統(tǒng) 16 第 3 章 系統(tǒng)總體設(shè)計(jì)概述 系統(tǒng)總體設(shè)計(jì)思路 本同步系統(tǒng)設(shè)計(jì)采用的是直接序列擴(kuò)頻調(diào)制系統(tǒng)，即用一數(shù)字偽隨機(jī)序列調(diào)制載波，此序列的切普率甚高，遠(yuǎn)大于原始信號(hào)的帶寬。其中所用的數(shù)字編碼序列是相關(guān)性很好的偽隨機(jī)碼序列，利用它良好的相關(guān)性進(jìn)行調(diào)制和解擴(kuò)。解擴(kuò)的時(shí)候，接收端的偽隨機(jī)碼發(fā)生器和發(fā)送端的偽隨機(jī)碼發(fā)生器的時(shí)鐘同步是至關(guān)重要的。同步系統(tǒng)的作用就是從收到的信號(hào)碼流中提取同步信號(hào)，然后用這個(gè)同步信號(hào)去調(diào)節(jié)接受端的偽碼發(fā)生器的偽碼相位，使之與發(fā)送端發(fā)出的偽碼同步，才能正確地解擴(kuò)出原始信號(hào)。 在本系統(tǒng)設(shè)計(jì)中發(fā)送端偽隨機(jī)碼發(fā)生器和接收端的偽隨機(jī)碼發(fā)生器使用同一個(gè)時(shí)鐘控制，這樣處理的結(jié)果就是發(fā)端的偽碼與收端的偽碼的相位誤差肯定是整數(shù)個(gè)切普，所以本系統(tǒng)中只要進(jìn)行同步的捕獲。實(shí)現(xiàn)直擴(kuò)序列起始同步的方法很多，最基本也是最常用的搜索法就是滑動(dòng)相關(guān)法，對(duì)于偽隨機(jī)碼，遇有它具有良好的相關(guān)性能，經(jīng)過滑動(dòng)，發(fā)端的偽碼和收端的偽碼的相位相同時(shí)，相關(guān)器的輸出就會(huì)有尖峰值出現(xiàn)。此時(shí)，可以判斷初始值同步完成，接收端的偽碼發(fā)生器隨之停止滑動(dòng)。這就是滑動(dòng)捕獲的原理。 如圖 31 為同步系統(tǒng)的原理框圖，從圖中可以看到整個(gè)系統(tǒng)由 5 個(gè)大的模塊組成： 1 個(gè)發(fā)送模塊 sender， 4 個(gè)相類似的接受模塊（ rec0,rec1,rec2,rec3）。這是因?yàn)樵谶@個(gè)系統(tǒng)中一共有路偽隨