基于dsp數(shù)字信號處理器的音頻信號分析儀-資料下載頁

【導讀】用到各個領域并發(fā)揮著重要作用。頻譜分析儀對于信號分析來說是必不可少的，它可以利用頻率對信號進行分析。頻譜分析儀可應用于諸多領域，如通訊發(fā)射機。以詳細介紹了FFT的原理以及其在TMS320VC5402上的實現(xiàn)。了用于開發(fā)DSP的集成開發(fā)環(huán)境CCS。Keywords：TMS320VC5402；Spectrumanalyzer；FFT；Powerspectrum

　　

【正文】 口、在線仿真、數(shù)字信號處理的算法驗證等實驗，而且預留外圍接口，以便將來可實現(xiàn)各種功能的擴展，例如：外中斷處理、 A/D 轉換、 D/A 轉換、鍵盤接口和液晶顯示、擴展 FPGA（ CPLD）、主控 MCU 等。 一個完整獨立的最小系統(tǒng)至少應該包含以下內(nèi)容： 1） 系統(tǒng)上電可以獨立運行用戶最終程序，不需依賴計算機 /仿真器等設備開發(fā)。 2） 系統(tǒng)至少擴充一定數(shù)量的 FLASH，以便升級存儲執(zhí)行代碼和存儲關鍵數(shù)據(jù)防止掉電丟失。 3） 系統(tǒng)至少擴充一定數(shù)量的 RAM。 4） 系統(tǒng)預留各種外設接口，包括外中斷、 HPI、串口、外部 I/O 接口等，可以外擴數(shù)據(jù)采集、控制模塊等。 電源 設計 由于 TMS320VC5402 核電壓為 ，端口電壓為 ，外圍器件為 5V。其他器件的提供電壓在 ，因此，選擇 TPS767D318 將 5V 變?yōu)? 和 ，供給各個器件 ]12[ 。 TPS767D318 是一個雙輸出電壓為分離電源，輸出電流范圍 0~，可調(diào)輸出 ， ，該器件具有快速瞬態(tài)響應和超低 85 A? 典型靜態(tài)電流、熱關斷保護的每一個調(diào)節(jié)，有 28 引腳 Power PADE 的 TSSOP 封裝等優(yōu)勢 。具體連接原理圖如圖 41 所示： 圖 41 TPS767D318 具體連接原理圖 時鐘電路設計 工作時鐘的設定：外部輸入的時鐘經(jīng)過倍頻以后，產(chǎn)生 CPU 的工作時鐘以 21 東北電力大學本科畢業(yè) 設計論文 及同步接口所需的時鐘信號，時鐘信號的好壞直接決定了系統(tǒng)的穩(wěn)定性，TMS320VC5402 提供了內(nèi)部和外部兩種方式的時鐘發(fā)生模式。本系統(tǒng)采用的是外部振蕩方式 。 其中晶體振蕩器的頻率為 10MHz，因為 TMS320VC5402 的工作頻率為 100MHz，采用倍頻系數(shù)為 10 的時鐘模式。即 CLKMD CLKMDCLKMD3 分別設置為“ 0”、“ 0”、“ 1”。 存儲器單元設計 存儲單元使用一片 FLASH 和一片 SDRAM，其中 FLASH 采用 AMD 公司的AM29LV200B 存儲芯片， SDRAM 采用 ISSI 公司的 IS61C6416 ]12[ 。 IS61C6416 是 1M（ 64K*16bit）、 5V 電壓高速靜態(tài) RAM，訪問時間 15ns，三態(tài)輸出，在工藝制造方面使用了高性能的 CMOS 技術，創(chuàng)新的電路設計技術使得其具有穩(wěn)定可靠的處理能力，存取時間快，功耗低等特點。 當 ___CE 在高電平時， IS61C6416 處在待機模式，功耗將減低；在低電平時，CMOS 處在輸入狀態(tài)。 當 ___WE 處在低電平讀狀態(tài)時，控制 IS61C6416 的讀寫， ___UB 寫高位數(shù)據(jù)， ___LB寫低位數(shù)據(jù)。 C O N T R O LC I R C U I TD E C O D E R64K *16M E M O R Y A R R A YC O L U M N I / OI / OD A T AC I R C U I TA 0~ A 15VDDGNDI / O 0~ I / O 7L ow e r B yt eI / O 8~ I / O 15U ppe r B yt e/ C E/ O E/ W E/ U B/ L BC O N T R O LC I R C U I T 圖 42 AM29LV200B 內(nèi)部結構圖 AM29LV200B 是 2M（ 128K*16bit）， 電壓的 FLASH 存儲器，由 262144字節(jié)或 13671 字組成。該器件采用 44 引腳 S0,48 引腳 TSOP 封裝，和 48ball FBGA封裝。字范圍內(nèi)的數(shù)據(jù)（ *16）出現(xiàn)在 DQ15 DQ0；字節(jié)寬度（ *8）數(shù)據(jù)顯示關于 DQ7 DQ0。系統(tǒng)內(nèi)編成 電壓 CCV 提供。 PPV 是寫或擦操作。 AM29LV200B具有 m? 制造工藝技術，負荷 JEDEC 標準，超低功耗（典型值 5MHz）。 FLASH 和 SDRAM 的具體電路原理連接圖如圖 43 所示。 CE、 OE、 WE 22 東北電力大學本科畢業(yè) 設計論文 和存儲器空間分配由邏輯單元譯碼產(chǎn)生分配情況見表 41，由 DSP 的存儲器映射關系（見圖 22， 23）可知當 DROM=0 時，對于 映射到 0x0000 0x7FFF 的數(shù)據(jù)區(qū)用戶只能使用 0x4000 0x7FFF ]20[ 。 表 41 存儲器地址分配 存儲器 存儲器地址 映射 IO 映射 DATA 映射 PROG FLASH 0000007FFF 8000FFFF 8000FFFF 080000FFFF 080000FFFF / / 280002FFFF 1000017FFF / / 180001FFFF 180001FFFF / / 380003FFFF SDRAM 00007FFF / / 0000007FFF 8000FFFF / / 8000087FFF 3. 3VF L A S H C ER A M C ER A M W EF L A S H R E TV c cD 0~ D 15 D 0~ D 15A 0~ A 16A 0~ A 16/ B Y T E/ C E/ C E/ W E/ R E S E TV s sV s sR 10kC 100pF3. 3VA M 29L V 200 BA 0~ A 15A 0~ A 15/ L B/ C B/ C E/ C E/ W ER A M C ER A MR A MD 0~ D 15 D 0~ D 15V c cV c cGNDGNDRC0. 1uF3. 3VC0. 1uFI S 61C 641 6 圖 43 FLASH 和 SDRAM 的電路原理連接圖 復位電路設計 復位電路 ]15[ 對 DSP 系統(tǒng)非常重要，為了保證 DSP 在電源未達到要求的電平 23 東北電力大學本科畢業(yè) 設計論文 時不會出現(xiàn)不受控制的狀態(tài)，就必須在系統(tǒng)中加入復位電路。在系統(tǒng)加電過程中，當內(nèi)核電壓和外圍端口電壓未達到要求的電平時，復位電路確 保 DSP 始終處于復位狀態(tài)。同時，電源電壓一旦降到門限值以下，復位電路就會強制 DSP 進入復位狀態(tài)，從而確保系統(tǒng)穩(wěn)定工作。 對于復位電路的設計，一方面應確保復位的低電平時間足夠長（一般需要20ms 以上），保證 DSP 可靠復位；另一方面應確保電路具有良好的穩(wěn)定性，防止 DSP 誤復位。為了使系統(tǒng)能被復位信號正確初始化，復位信號的脈沖寬度必須至少為 10 個指令周期以上， TMS320VC5402 的指令周期為 10ns，則復位時間至少為 10*10ns=100ns。同時需要考慮到系統(tǒng)振蕩器達到穩(wěn)定工作狀態(tài)至少需要20ms，復位電路 至少需要產(chǎn)生 10 個機器周期，約為 21ms 低電平復位脈沖。設計時實際復位時間參數(shù)應大于 21ms。 JTAG 接口 20 世紀 70 年代末，由于電子技術的發(fā)展， PC 的密度增加，芯片封裝變小，傳統(tǒng)測試的局限性日益顯現(xiàn)。在此條件下，人們提出了 IEEE ，即 JTAG標準 ]15[ 。 JTAG 硬件電路結合仿真器和仿真軟件（ Emulator），可以訪問 DSP 內(nèi)部的所有資源，包括片內(nèi)寄存器以及所有的存儲器，從而可提供實時硬件在線仿真與調(diào) 試的環(huán)境，便于開發(fā)人員進行系統(tǒng)軟件調(diào)試。 仿真器通過一個 14 針的接口與 DSP 的 JTAG 端口進行通信。圖 44 是 JTAG 14 針接口上的信號定義。表 42 列出了 JTAG 接口的各信號含義。 1 23 45 67 89 1011 1213 14T M ST D IPD （ V c c ）T D OT C K R E TT C KE M U 0/T P S TGNDNo pi n （ ke y ）GNDGNDGNDE M U 1 圖 44 JTAG 14 針接口上的信號定義 表 42 仿真器接口引腳說明 信號 I/O 說明 Ntrst 輸出 仿真器到目標板的高電平輸出，可用于連接目標板 JTAG 口的復位信號 GND 電源地 TDI 輸出 仿真器到目標板 JTAG 口的數(shù)據(jù)輸入信號 TMS 輸出 測試模式信號 TCK 輸出 測試始終信號 TDO 輸出 測試信號輸出信號 Nsrst 輸出 JTAG 復位信號 Nemu 輸出 仿真器信號 24 東北電力大學本科畢業(yè) 設計論文 TMS320VC5402 提供了片上的 JTAG 接口，為方便仿真調(diào)試，只需將TMS320VC5402 的關鍵信號 TMS、 TDO、 TDI、 _________TPST 、 TCK、 EMU0、 EMU1共 7 個引腳接出，做成一個如圖 45 所示的標準的 14 針插座，就可以供仿真器調(diào)試目標板。 A/D 模數(shù)轉換器 A/D 轉換器在 DSP 外圍電路設計中，需要根據(jù)設計 的需要選用合適的 AD，本設計中采用 AD 公司的 AD9201 型號。 AD9201 是一款雙通道的 10bit，采樣率為 20MHz 的 CMOS ADC，還集成了兩個輸入緩沖放大器，一個內(nèi)部電壓參考和多路數(shù)字輸出緩沖器 ]12[ 。 該款 AD 的主要特性 該款 AD 的特性主要有： ? 一種雙采樣保持器 10 位 20 MSPS 的 A/D 轉換器 ? 低功耗 完整的 CMOS 雙模數(shù)轉換器功能消耗低 215 毫瓦（ 3V）。該AD9201 上運行的電壓從 至 。 ? 片上基準電壓 AD9201 包括了一個片上帶隙補償參考電壓引腳，可編程為 1V 或 2V。 ? 在大多數(shù)應用中，片上模擬輸入緩沖器無需外部運算放大器。 ? 單 10位數(shù)字輸出總線 AD9201模數(shù)轉換器的輸出隔行到一個單一的輸出總線節(jié)省電路板空間和數(shù)字引腳數(shù)。 ? 封裝規(guī)模小 AD9201 提供完整綜合功能的緊湊的 28 引腳 SSOP 封裝。 該款 AD 的工作原理 AD9201集成了兩個 AD轉換器 I/Q，它們在 CLOCK時鐘輸入信號上升沿時，將同時采樣接收到的輸入信號，而且這兩個轉換器將轉換操作分配到幾個不同的小 A/D 子塊上處 理，以逐步提高轉換精度；還集成了兩個模擬輸入緩存；一個內(nèi)部參考；一個參考緩存和一個輸出復用器。 一個采樣保持功能，在每個階段，容許一個新的采樣進來，第一個階段被操作，而且下一個階段還可繼續(xù)處理前面的采樣，這種“管線處理”使得在一個采樣進來和相應輸出到輸出緩存之間，存在三個時鐘周期。 AD9201 集成輸入緩存放大器來驅動輸入模擬信號的轉換，每個 A/D 轉換器都有它自己的輸出鎖存器，當輸入時鐘信號上升沿來臨，鎖存器將會得到更新。邏輯復用器是由 SELECT 決定輸出情況，其輸出可由 CHIPSELECT 來設定其是否處 于高阻態(tài)。 25 東北電力大學本科畢業(yè) 設計論文 AD9201 在供電方面是比較靈活的，從 ~，可以相互獨立供電。 AD9201 有不同的輸入方式，本設計是采用輸入信號在 0~2V，參考電壓為2V。具體的設計圖如 0~2V 模擬信號輸入的原理圖。 R E F T QR E F B QR E F B IR E F T ID 9( M S B )D8D7D6D5D4D3D2D1D 0( L S B )I N A II N B IS e le c tC l oc kI N A QI N A QR E P S E N S EC H I P S E L E C TS L E E PW R F FA V S SA V D DDVDDD V S SP or tP or t5k10uF 10uF10uF10uF0. 1uF0. 1uF5k10uF 10uFA D 920 1 圖 45 0~2V 模擬信號輸入的原理圖 該款 AD 的設計方案 AD9201 的輸入信號主要有模擬信號和數(shù)字控制信號輸入。模擬信號可以從IINA 和 QINA 口輸入，具體如 0~2V 模擬信號輸入的原理圖。數(shù)字控制信號主要是 CHIP SELECT， CLOCK， SELECT 和 SLEEP，其都是由 AVDD 和 AVSS 來參考，其中轉換門限為 AVDD/2。輸出信號 D0~D9 和 CPU 相連接。具體的與 DSP連接原理圖如圖 46 所示。 圖 46 AD 和 CPU 的連接圖 D/A 數(shù)模轉換器 D/A 單元負責把 DSP 處理的數(shù)據(jù)轉換為模擬輸出， 采用 TI 公司為 DSP 外圍設備配套的一種 D/A 轉換器 TLV5617A ]12[ 。該轉換器是雙 10 位電壓輸出數(shù)模轉換器，具有靈活的 3 線串行接口。串行接口與 TMS3 SPIE、 QSPI 和 Microwire串行兼容。它是一個可編程 16 位串行字符，其中 4 位控