基于fpga和mcu的相位測量儀的設計-畢業(yè)設計-資料下載頁

【導讀】點得到越來越廣泛的應用。該設計包括系統(tǒng)設計的理論分析，系統(tǒng)結構設計及硬件實現(xiàn)，最終驗。證了該測量系統(tǒng)的可行性和有效性。算速度快、資源豐富、編程方便的特點,并利用了單片機的較強運算、控制功能,使得整個系統(tǒng)模塊化、硬件電路簡單、使用操作方便。文章主要介紹設計方案的

　　

【正文】 t a b該 時 刻 傳 送 時 間 差 數(shù) 據 ， 從 d a 到 d a t a b圖 41 FPGA 的工作時序圖 XX 大學本科生畢業(yè)設計 基于 FPGA 和 MCU 的相位測量儀的設計 21 FPGA芯片內部電路框圖 根據以上設計思路，我們可以得出， FPGA 的數(shù)據采集電路可以分為以下幾個模塊： 時鐘信號分頻模塊、測量控制信號發(fā)生模塊、被測信號有關時間檢測模塊、數(shù)據寄存器模塊、 19 位加 1計數(shù)器模塊、二選一數(shù)據選擇器模塊。 其中時鐘信號分頻模塊的作用是 將輸入的信號分頻成我們所需的信號頻率；測量控制信號發(fā)生模塊的作用是根據兩路被測信號整形后的矩形波信號 產生有關測控信號，包括時間檢測使能信號 ENA，時間檢測清零信號等；被測信號有關時間檢測模塊的作用是 在控制信號 ENA 和 CLR 的控制下，對測控基準時鐘信號CLKF 進行計數(shù)和清零，以便于獲取有關的頻率和相位差數(shù)據；數(shù)據寄存器模塊的作用是暫存 19 位數(shù)據 dataa、 datab 和 data； 19 位的加 1計數(shù)器模塊的作用是完成對 clkf 的計數(shù)，以便分別得到待測信號的周期數(shù)據 dataa 和相位差對應的時間差數(shù)據 datab；二選一數(shù)據選擇器模塊的做作用是有選擇的將數(shù)據 dataa或 datab送到 FPGA的輸出端 data。 FPGA芯 片內部的邏輯電路框圖如圖 42所示。 二分頻器二分頻器D Qc p≥ 1e nc l rc pe nc pd a t a bd a t a bc pe n二選一數(shù)據選擇器四 分 頻 器d a t a寄 存 器 1寄 存 器 21 9 位 加 1 計 數(shù) 器p r ee n ac l rc l k ac l k bf e n d s e lc l k fc l kAB4 0 M H Z圖 42 FPGA 芯片內部邏輯電路框圖 XX 大學本科生畢業(yè)設計 基于 FPGA 和 MCU 的相位測量儀的設計 22 FPGA中主要模塊設計 在該設計中， FPGA 主要完成對整形后的兩路待測信號（ A、 B）進行數(shù)據采集。 其主要模塊有： 1. 對輸入的 40MHZ 時鐘脈沖進行四分頻，得到我們所需要的 10MHZ 信號。 2. 利用 D觸發(fā)器的特點進行信號的超前 /滯后檢測。設置 Q 為輸出端口信號，滿足 Q=1 時，表示信號 A超前信號 B；反之，當 Q=0 時，信號 A滯后信號 B。 圖 43 D 觸 發(fā)器模塊 module D_FF(q,d,cp,set,reset)。 input d,cp,set,reset。 output q。 reg q。 always@(posedge cp or posedge set) begin if (set) begin q=1。end else if (reset) begin q=0。end else begin q=d。end end endmodule 3． 19 位的加 1 計數(shù)器完成對 clk 的計數(shù)，以便分別得到待測信號的周期數(shù)據dataa 和相位差對應的時間差 數(shù)據 datab。它們都是 19 位的二進制數(shù)據，時間單位為 S。 圖 44 19 位計數(shù)器模塊 module count19(out,reset,clk)。 XX 大學本科生畢業(yè)設計 基于 FPGA 和 MCU 的相位測量儀的設計 23 input reset,clk。 output [18:0] out。 reg [18:0] out。 always@(posedge clk) begin if (reset) out=0。 else out=out+1。 end endmodule 4. 利用兩個 19位寄存器分別存放得到的待測信號的周期數(shù)據 dataa和相位差對應的時間差數(shù) 據 datab，以便二選一數(shù)據選擇器進行數(shù)據調用。 圖 45 19 位寄存器模塊 module reg19(out_data,in_data,cp,en)。 output [18:0] out_data。 input [18:0] in_data。 input cp,en。 reg [18:0] out_data。 always @ (posedge cp or posedge en) begin if(en) out_data=0。 else out_data=in_data。 end endmodule 5. 利用一個二選一數(shù)據選擇器完成有選擇的將數(shù)據 dataa 或 datab 送到 FPGA的輸出端 data。 FPGA 和 MCU 之間的數(shù)據傳輸是通過 19 根 I/O 口線輸送的。二選XX 大學本科生畢業(yè)設計 基于 FPGA 和 MCU 的相位測量儀的設計 24 一數(shù)據選擇器的選擇信號來自 FPGA 和 MCU 之間的握手信號 FEN 和 DSEL，為了實現(xiàn)這個功能，系統(tǒng)中還應該包含 3個 19 位的數(shù)據寄存器，分別存放數(shù)據 dataa、datab、 data。 圖 46 2 選 1 數(shù)據選擇模塊 module mux2_1(data,dataa,datab,fen,dsel)。 output data。 input dataa,datab。 input [1:0] dsel,fen。 reg out。 always @(dataa or datab or dsel or fen) begin if(fen=1) when (dsel=0) data=dataa。 when (dsel=1) data=datab。 else data=null。 end endmodule 6. 該模塊中還應該含有計數(shù)器清零信號、計數(shù)器使能信號和其它控制信號的外圍電路。 MCU 的匯編語言程序設計 MCU 的主程序流程 XX 大學本科生畢業(yè)設計 基于 FPGA 和 MCU 的相位測量儀的設計 25 單片機從 FPGA 中讀取被測信號的周期和相位差所對應的時間差數(shù)據，并在單片機內部進行相關的計算，然后送給顯示模塊，實現(xiàn)被測信號的頻率和相位差的顯示。這兩種數(shù)據都是 19 位無符號的二進制數(shù)據，其程序流程圖如圖 47 所示。 開 始系 統(tǒng) 初 始 化從 F P G A 讀 取 周 期 和 時 間 差 數(shù) 據計 算 頻 率 和 相 位 差鍵 盤 處 理送 數(shù) 顯 示 圖 47 主程序流程圖 讀取數(shù)據流程 單片機從 FPGA 中讀取兩種數(shù)據：一種是待測信號的周期 T，另一種是待測信號的相位差所對應的時間差 ?T ，它們都是 19 位 無符號的二進制數(shù)據。讀入哪一種數(shù)據由兩者之間的握手信號 fen 和 dsel 控制，其程序流程圖如圖 48 所示。 XX 大學本科生畢業(yè)設計 基于 FPGA 和 MCU 的相位測量儀的設計 26 入 口發(fā) 送 周 期 選 通 信 號 f e n = 1 、 d s e l = 0讀 入 周 期 數(shù) 據 并 存 入 緩 沖 區(qū)禁 止 F P G A 釋 放 數(shù) 據 f e n = 0發(fā) 送 時 間 差 選 通 信 號 f e n = 1 、 d s e l = 1讀 入 時 間 差 數(shù) 據 并 存 入 緩 存 區(qū)禁 止 F P G A 釋 放 數(shù) 據 f e n = 0出 口 圖 48 讀取周期、時間差數(shù)據的流程圖 計算頻率流程 MCU 從 FPGA 讀取信號的周期數(shù)據后，按照公式 Tf /10 00 000 0? 計算信號的頻率，單位是 HZ，其流程圖如圖 49所示。 入 口裝 入 被 除 數(shù) 1 0 0 0 0 0 0 0 和 除 數(shù) T 到 內 存做 除 法 1 0 0 0 0 0 0 0 / T 二 進 制 數(shù) 據 轉 換 為 壓 縮 B C D 碼壓 縮 B C D 碼 轉 換 為 單 字 節(jié) B C D 碼把 數(shù) 據 存 入 到 顯 示 緩 沖 區(qū) 7 0 H 7 6 H出 口 圖 49 計算頻率的流程圖 XX 大學本科生畢業(yè)設計 基于 FPGA 和 MCU 的相位測量儀的設計 27 計算相位差流程 因為 A 、 B 兩路信號是同頻率，不同相位的正弦波信號，所以經過整形電路整形后得到頻率相同、時間上不重合的兩路信號 。由于在 FPGA 中已經計算出兩路信號的時間差，所以在單片機中要按照公式 3600)/( ?? TT?? 來計算出兩路信號的相位差，單位是 176。 ，其程序流程框圖如圖 410 所示。 入 口出 口裝 入 乘 數(shù) 和 被 乘 數(shù) 到 內 存做 乘 法 T θ 3 6 0 0裝 入 除 數(shù) 和 被 除 數(shù) 到 內 存做 除 法二 進 制 數(shù) 據 轉 換 為 壓 縮 B C D 碼壓 縮 B C D 碼 轉 換 為 單 字 節(jié) B C D 碼存 入 數(shù) 據 到 顯 示 緩 沖 區(qū) 7 8 H 7 E H 圖 410 計算相位差的程序流程圖 顯示程序流程 計算出來的頻率值和 相位差值要顯示出來我們才能看見，故此還需要顯示模塊，即單片機通過顯示模塊將信息處理并送到顯示電路顯示出來，它的程序流程圖如圖 411 所示。 XX 大學本科生畢業(yè)設計 基于 FPGA 和 MCU 的相位測量儀的設計 28 賦 頻 率 顯 示 區(qū) 首 地 址 7 0 H 給 R 0無 效 數(shù) 字 0 消 隱 處 理賦 相 位 差 顯 緩 區(qū) 首 地 址 7 8 H 給 R 0查 表 求 斷 碼查 表 串 行 顯 示待 顯 示 數(shù) 據 送 完 了 ？2 F H . 0 = 0 ?入 口出 口NYNY 圖 411 顯示程序流程圖 鍵盤程序流程 為了完成以上功能，電路中還必須有必要的輔助設計，即需要設計一個按鍵子程序來完成人為的有選擇的控制 LED 數(shù)碼管顯示的內容（顯示頻率或相位差）。該程序的流程框圖如圖 412 所示。 軟件延時10ms消抖CPL 有鍵按下（=0）？有鍵按下（=0）？入口出口YYNN 圖 412 鍵盤程序流程圖 XX 大學本科生畢業(yè)設計 基于 FPGA 和 MCU 的相位測量儀的設計 29 5 系統(tǒng)設計總結 本設計是利用 FPGA 和 MCU 相結合的方案來實現(xiàn)相位測量儀的設計，其中 MCU完成的是系統(tǒng)功能，而用 FPGA 來實現(xiàn)系統(tǒng)的指標。該設計充分地利用了 FPGA的高集成度、豐富的 I/O 口資源、可現(xiàn)場在線編程、系統(tǒng)穩(wěn)定可靠等優(yōu)點；而且，單片機具有很好的運算處理控制能力。 該系統(tǒng)包含了 信號整形模塊、 以 EPF10K10LC844芯片為核心的 FPGA 數(shù)據采集模塊、以 AT89C51 芯片為控制核心單片機 處理 模塊、 靜態(tài) LED 顯示模塊。該設計充分發(fā)揮了各模塊的特點及其優(yōu)勢 ， 使 系統(tǒng)的整體性能得到提高，而且能夠很好地滿足該設計的任務要求。 另外如果想讓本系統(tǒng)的精度更高，必須獲得更穩(wěn)定的使能信號 ena 和清零信號 clr，可以先利用施密特觸發(fā)電路產生 ena 送給 FPGA，再由 FPGA 內部 產生 clr信號。 XX 大學本科生畢業(yè)設計 基于 FPGA 和 MCU 的相位測量儀的設計 30 致 謝 在 論文 完成之際，我 的心中充滿了成功的喜悅。本論文在研究和撰寫過程中得到 XXX 老師的精心指導和大力協(xié)助。在此期間， XXX 老師給我了很多的寶貴意見和建議， 無論是材料的搜集，論文的撰寫、修改和最后的定稿都傾注了劉老師的心血。 她 的指導 不僅使我拓寬了 知識面，更使我在發(fā)現(xiàn)問題、分析問題、解決問題等各方面的能力都有一個明顯的提高。 我發(fā)自內心的感謝她在學業(yè)指導及各方面所給予我的幫助，并且十分慶幸自己能夠在人生的這個重要階段遇到了她。老師淵博的知識、嚴謹?shù)闹螌W作風、誨人不倦的教育情懷和對事業(yè)的忠誠，都將使我受益終身。 感謝 XX 大學電氣工程及自