畢業設計-基于systemview的擴頻通信系統設計與仿真-資料下載頁

【導讀】用向民用通信應用迅速發展。接收端有一些毛刺，這是由于時間脈沖信號的脈寬有誤差而造成的。干擾門限時，則不能準確地恢復原始信息。結果證明隨著擴頻增益的增大，系統。的誤碼率越小，同時擴頻系統性能的好壞很大程度上還取決于擴頻碼的特性。

　　

【正文】 nal to the larger transmission bandwidth Distinguish between the different user signals by utilizing the same transmission bandwidth in the multiple access scheme. PN squences are not random。 they are deterministic, periodic sequences. The following are the three key properties of an ideal PN sequence: The relative frequencies of 0 and 1 are each 1/2. The run length(of 0s or 1s)are: 1/2 of all run lengths are of length 1。 1/4 are of length 2。1/8 are of length 3。 and so on. If a PN sequence is shifted by any nonzero number of elements, the resulting sequence will have an equal number of agreements and disagreements with respect to the original sequence. PN sequence are generated by bining the outputs of feedback shift registers. A feedback shift register consists of consecutive twostage memory or storage stages and feedback lobic. Binary sequences are shifted register in response to clock pulses. The contents of the stages are olgically bined to produce the input to the first stage. The initial contents of the stages and feedback olgic determine the successive contents of the stages. A feedback shift register and its output are called linear when t he feedback logic consists entirely of modulo2 adders. To demonstrate the properties of a PN a binary sequence, we consider a linear feedback shift register(see Fig. 1) that has a four stage register for storage and shifting, a modulo2 adder, and a feedback path from adder to the input of the operation of the shift register is controlled by a sequence of clock pulses. At each clock pulse the contents of each stage in the register is shifted by one stage to the right. Also, at each clock pulse the contents of stages x3 and x4 are modulo2 added, and the result is fed back to stage x1. The shift register sequence is defined to be the output of stage x4. W assume that stage x1 is initially filled with a 0 and the other remaining stages are filled with 0, 0, and 1。 ., the initial state of the register is 0 0 0 1. Next, we perform the shifting, adding , and feeding operations, where we obtain the results after each cycle that is shown in Table 1. We notice that the contents of the registers repeat after 241=15 cycles. The output sequence is given as 0 0 0 1 0 0 1 1 0 1 0 1 1 1 1 ,where the leftmost bit is the earliest bie. In the output sequence, the total number of 0s is 7 and total number of 1s is 8。 the numbers differ by 1. If a linear feedback shift register reached the 0 state an some time, it would always remain in the 0 state and the output sequence would subsequently be all 0s. 佳木斯大學學士學位論文 29 佳木斯大學信息電子技術學院 Since there are exactly 2n1 nonzero states, the period of a linear nstage shift register output sequence can not exceed 2n1. The output sequences are classified as either maximal length or nonmaximal length. Maximallength sequences are the longest sequences that can be generated by a given shift register of a given length. In the binary shift register sequence generators, the maximal length sequence is 2n1 chips, where n is the number of stages in the shift registers. Maximallength sequences have this property for an nstage linear feedback shift register: the sequence repetition period in clock pulses is T 0=2n1. If a linear feedback shift register generates a maximal sequence, then all of its nonzero output sequences are maximal, regardless of the initial stage. A maximal sequence contains(2n11) 0s and (2n1) 1s per period. Shift Stage X1 Stage X2 Stage X3 Stage X4 Output sequence 0 0 0 0 1 1 1 1 0 0 0 0 2 0 1 0 0 0 3 0 0 1 0 0 4 1 0 0 1 1 5 1 1 0 0 0 6 0 1 1 0 0 7 1 0 1 1 1 8 0 1 0 1 1 9 1 0 1 0 0 10 1 1 0 1 1 11 1 1 1 0 0 12 1 1 1 1 1 13 0 1 1 1 1 14 0 0 1 1 1 15 0 0 0 1 1 16 1 0 0 0 0 Table 1 Results of Shifting after Each Cycle 佳木斯大學學士學位論文 30 佳木斯大學信息電子技術學院 譯文 偽隨機序列 直接序列 (DS)。 當雙極性的數據調制信號被一個特別的平衡擴頻相關器線性調制的時候，生成直接擴頻序列 (DSSS) 。擴頻碼元的傳送速率 Rcw=1/Tc， 這里的 Tc 是單個雙極性脈沖的周期 (即碼片 )。 而擴頻碼速要比原始數字信息的速率高 100 到 1000 倍，因此原始的數字信息的單一比特的時間要比擴頻碼的的周期長100 到 1000 倍。 結果，使用擴頻碼調制而輸出的信號頻譜比開始的 PSK 數據調制的 基帶信號帶寬寬 100 到 1000 倍。 被用于擴頻通信系統中的最大長度序列碼的，通常叫做 m 序列碼或 Gold 碼。 Gold 碼是在 1967 年由 Magnavox 公司發明的最大長度密碼的組，它尤其是為了CDMA 多址技術的應用而生的， Glod 碼之間有較小的相關性的而卻可得到較長的碼長。因為移動用戶的實際數量，想得到完全正交的碼序列是不可能的。我們只能盡量設計出相對較小相關性的碼序列。 CDMA 通信系統的優點之一是人造衛星站的頻道或系統的整個帶寬可能被用作傳輸每一個來自地球站點的數據信息。 例如，碼 速是原始比特率的六倍， 結果數據的真實傳輸率只是 PSK 調制速率的六分之一， 而且所需要的帶寬是僅僅是傳輸最初的二進制數據帶寬的六倍。因為從碼片到比特的轉換導致編碼效率的降低，喪失了部分更大帶寬所帶來的好處，因此優勢被減弱了， 因此這同時也是一個缺點。 同時，如果來自地球不同站點的所傳輸的碼元一定要同步，就需要精確的時間同步性來保證系統的工作運行。因此，在 TDMA 系統所要求的時間同步性的缺點也同樣表現在 CDMA 系統中。簡而言之， CDMA 并不是沒有任何的缺點，它最重要的優勢就在于它抗干擾性比較強，正因為這個 特點，使得 CDMA 系統很適合軍事應用。 PN 序列 在 CDMA 系統中， PN 序列通常用于： 將被調制信號的帶寬擴展到一個較大的傳輸帶寬。 在多址方案中利用相同的傳輸帶寬區別不同的使用者信號。 PN 序列不是任意的，它們是確定的周期序列。下面是理想的 PN 序列的三佳木斯大學學士學位論文 31 佳木斯大學信息電子技術學院 個主要特性： （ 1） 0 和 1 出現的概率相對各為 1/2。 （ 2） 游程長度 ( 連 0 或連 1) 是：游程長度為 1 的占總游程數的 1/2；游程長度為 2 的占總游程數的 1/4；游程長度為 3 的占總游程數的 1/8；如此類推，游程長為 n 的占總游程數的 1/2 n。 （ 3） 如果 PN 序列是被任何非零數字來循環，產生的序列將會有有關于最初的序列一個相符或不符的相等數字。 PN 序列是由一個級聯的移位反饋寄存器的輸出端來生成的。一個移位反饋寄存器是由連續的記憶級和一個反饋邏輯組成。二進制的序列在時鐘脈沖的作用下通過移寄存器來轉移。 每一級的狀態通過一定的邏輯組合和運算從而給第一級產生一個輸入。各級的初始狀態和反饋邏輯電路決定了各級連續變化的狀態的規律。當一個反饋移位寄存器的反饋邏輯完全由模二加法器組成的時候 ,我們稱它和它的輸出是線性的。 為了要說明 PN 二進位的序列特性，我們考慮一個線性的移位寄存器 ( 見圖1) ，它具有用來移位和存儲的四級寄存器，還有一個模 2 加法器以及和一個從寄存器的輸入端到加法器的反饋抽頭。移位寄存器的工作是通過一個時鐘脈沖序列來控制的。每作用一次脈沖，移位寄存器的每一級的狀態將由此向右邊移一位，即變成了下一級的狀態。同時，在每個時鐘跳動下第三級的狀態通過模二加法器與第四級的狀態相加后再將其狀態反饋到第一級。第四級寄存器輸出比特作為移位寄存器的輸出序列。現在，我們假設把第一級寄存器的狀態置位為 0 電平，而其他的則保 持在 0,0,1,這樣寄存器的開始狀態是 0 0 0 1。 然后，我們通過脈沖的作用進行移位，相加以及反饋讓移位寄存器工作，在表 1 中，我們列出了一個周期后的結果。 我們注意到寄存器的內容在 241=15 周期之后重復。根據表 1 所示，被生成的輸出序列為 000100110101111 ，而最左邊的序列是最早的，因為前一級的狀態總是要比后一級的快一個時鐘周期，所一第一級輸出的序列應該是早的。在輸出序列中， 0 狀態出現的總數是 7 ，而 1 狀態出現的次數是 8； 1 的次數正好比 0 出現的次數多一個。 佳木斯大學學士學位論文 32 佳木