基于cpld的數(shù)字鐘-資料下載頁

【導讀】時循環(huán)計數(shù)；具有時間校對、鬧鐘以及整點報時功能。本設(shè)計采用EDA技術(shù)，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段。計時模塊、定時模塊、顯示以及報時模塊組成。設(shè)計方案經(jīng)編譯和仿真后，可在可編程邏。的校時、清零、設(shè)鬧鐘功能。

　　

【正文】 進行時序仿真和功能仿真。可以仿真整個設(shè)計，也可以仿真設(shè)計中的任何部分，還可以使用第三方仿真工具進行仿真。 4． 布局布線 利用 Quartus Ⅱ Fitter，執(zhí)行布局布線 。通過 Analysisamp。Synthesis 建立的數(shù)據(jù)庫，將工程的邏輯和時序要求與器件的可用資源相匹配。 5． 時序分析 利用 Timing Analyzer 對設(shè)計進行時序分析，幫助滿足設(shè)計的時序要求。在默認情況下，自動生成時序信息以供分析、調(diào)試和驗證設(shè)計的時序性能；還可以進行最優(yōu)時序分析，提供最佳的時序結(jié)果，從而得到外部信號的時鐘至引腳的延時。 編譯與仿真 一般說來，一個比較大的完整的項目應(yīng)該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之問的接口，然后各個模塊再細分去具體實現(xiàn)，這就 是 TOP TODOWN（自頂向下）的設(shè)計方法。目前這種高層次的設(shè)計方法已被廣泛采用。高層次 21設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換 成針對 某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。 CPLD/FPGA 系統(tǒng)設(shè)計的工作流程如圖 所示。 圖 CPLD/FPGA系統(tǒng)設(shè)計流程 前面已經(jīng)進行了 VHDL 代碼輸入，在 Analysisamp。Synthesis 綜合器中進行編譯和綜合正確無誤。 之后進行功能仿真和時序仿真。 進行時序仿真和功能仿真時，可以使用 Quartus Ⅱ 自帶的仿真工具，也可以使用第三方的仿真工具進行仿真，本設(shè)計使用自帶的仿真工具，設(shè)置仿真屬性，建立波形矢量文件用于存儲仿真波形；選擇 Generate Functional Simulation Netlist 命令產(chǎn)生功能仿真網(wǎng)表文件；之后再選擇 Start Simulation 命令進行仿真 ，仿真運行結(jié)束后，產(chǎn)生仿真報告及輸出波形文件。 系統(tǒng)劃分 VHDL 代碼或圖形方式輸入 編譯器 代碼級功能仿真 仿真綜合庫 綜合器 適配前時序仿真 CPLD/FPGA 實現(xiàn) 適配報告 ASIC 實現(xiàn) 適配后時序仿真 器件編程文件 適配后仿真模型 適配器 22使用引腳規(guī)劃器（ Pin Planner）進行引腳分配，本設(shè)計的引腳分配圖如圖 所示。 圖 芯片引腳分配圖 實現(xiàn)與布局布線 各模塊均通過編譯綜合，生成相應(yīng)的編譯報告，再將各模塊連接起來在進行總體的編譯和綜合，綜合結(jié)果的本質(zhì)是一些由與、或、非門，觸發(fā)器， RAM 等基本邏輯單元組成的邏輯網(wǎng)表，它與芯片的實際的配置情況還有較大差距，因此須將綜合輸出的邏輯網(wǎng)表適配到具體的 CPLD 期間上進行驗證，這個過程就叫做實現(xiàn)過程。 在實現(xiàn)過程中最主要的過程是布局布線（ PAR， Place And Route）；所謂布局（ Place）是指將邏輯網(wǎng)表中的硬件原語或者底層單元合理地適配到 CPLD 內(nèi)部的固有 硬件結(jié)構(gòu)上；所謂布線（ Route）是根據(jù)布局的拓撲結(jié)構(gòu)，利用 CPLD 內(nèi)部的各種連線資源，合理正確的連接各個元件的過程。 調(diào)試與下載配置 經(jīng)上述一系列的編譯、綜合、分析、驗證后證明此設(shè)計可以正確運行，最后的步驟就是在線調(diào)試或者將生成的配置文件寫入芯片中進行測試。 本設(shè)計采用 JTAG 編程方式，可以進行在系統(tǒng)的編程與調(diào)試，將 JTAG 的四個引腳分別與 CPLD 芯片的相應(yīng)引腳相連進行下載驗證和調(diào)試， JTAG 的四個引腳分別為 TMS、TCK、 TDI、 TDO， 分別為模式選擇、時鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。 JTAG 與 CPLD 的連接方式如圖 所示。 23 圖 CPLD 與 JTAG 編程連接 觀察數(shù)字鐘運行是否正常再進行相應(yīng)的調(diào)整，在調(diào)試中發(fā)現(xiàn)按鍵的反應(yīng)有一定的延遲，感覺是去抖的掃描時間過長造成的，便將去抖模塊的掃描時間減小，再下載調(diào)試發(fā)現(xiàn)此問題解決。再不斷的進行測試以驗證設(shè)計是否還有瑕疵，慢慢進行改正。 本設(shè)計采用了資源豐富的可編程邏輯器件，整個設(shè)計全部 VHDL 來編寫，使得本系統(tǒng)的軟件系統(tǒng)很大而硬件結(jié)構(gòu)十分簡單，因此在軟硬件都基本調(diào)通的情況下，系統(tǒng)的軟硬件聯(lián)調(diào)難度不是很大。在通過了 Quartus Ⅱ 軟件的編譯后，再經(jīng)功 能仿真和定時分析，在確認程序沒問題后，直接下載到芯片進行硬件調(diào)試，單獨調(diào)試好每一個模塊，然后再連接成一個完整的系統(tǒng)調(diào)試。調(diào)試時，使用邏輯分析儀，分析 CPLD 輸入輸出，可以發(fā)現(xiàn)時序與仿真結(jié)果是否有出入，便于檢查電路中的故障。 CPLD 的時鐘頻率很高，對周圍電路的一定影響。我們采取了一些抗干擾措施。例如引線盡量短，減少交叉，每個芯片的電源與之間都有接有去耦電容，數(shù)字地與模擬分開。實踐證明，這些措施對消除某些引腳上的“毛刺”及高頻噪聲起到了很好的效果 24 5 實驗結(jié)論與研究展望 實驗結(jié)論 將 設(shè)計程序下載到電路板上運行調(diào)試后，最終結(jié)果與預(yù)期效果基本一致，時、分、秒能夠正常計數(shù)并能由控制鍵分別顯示，整點報時和鬧鐘響鈴功能正常。在此次的數(shù)字鐘設(shè)計過程中，更進一步地熟悉 了 有關(guān)數(shù)字電路的知識和具體應(yīng)用。學會了利用 QuartusⅡ 軟件進行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。并能根據(jù)仿真結(jié)果分析設(shè)計的存在的問題和缺陷，從而進行程序的調(diào)試和完善。在設(shè)計電路中，往往是先仿真后連接實物圖，但有時候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計的層面以 及與上下模塊接口的設(shè)計。再加上器件對信號的延時等問題，實際下載到電路板上后會出現(xiàn)一系列的問題，因此仿真圖和電路連接圖還是有一定區(qū)別的。 此次的數(shù)字鐘設(shè)計 的 重 點 在于各個模塊代碼的編寫，雖然能把各個模塊的代碼編寫出來，并能正常顯示，但對于各個模塊的優(yōu)化設(shè)計還有一定的缺陷和不足。總的來說，通過這次的設(shè)計實驗更進一步地增強了實驗的動手能力，對數(shù)字鐘的工作原理也有了更加透徹的理解。在本設(shè)計調(diào)試過程中遇到了一些問題如下： 1． 當程序下載到 電路板上后，數(shù)碼管顯示全部為零，計數(shù)器不工作，經(jīng)分析得知程序中 總的清零信號 一直 保持有效狀態(tài)，改動程序后計數(shù)器開始計數(shù)。 2．當秒時鐘計數(shù)到 59 時變 0 時，分計數(shù)模塊滯后計數(shù)，考慮到器件的延時，將程序中秒的進位信號提前 1 秒。 3．利用控制按鍵給分模塊加計數(shù)時，發(fā)現(xiàn)的分加到 60 時，時則在沒有按鍵按下的情況下一直加計數(shù)。檢查程序后得知，分的進位信號在分為 60 后變一直有效，其它模塊也存在這種情況，改動程序后整個模塊工作正常。 4． 在檢測按鍵時，由于掃描按鍵的時鐘頻率不是很高，所以控制起來顯得稍慢些，但是工作正常，能夠滿足實際的需要。 研究展望 本設(shè)計雖然能顯 示時鐘，但是日常使用中常常要用到年、月、日，在實際應(yīng)用上存在不足。故可提出改進方案增加年月日的顯示，甚至是農(nóng)歷、陰歷的切換顯示，當然這時使用的數(shù)碼管就更多了，使用的 I/O 口也會增加，所以最佳方案是使用液晶模塊來節(jié)省 I/0口，并能顯示更多的內(nèi)容。如此便可將本數(shù)字鐘改進成一個萬年歷。 25本設(shè)計采用硬件描述語言和 CPLD 芯片相結(jié)合進行的數(shù)字鐘的研究，從中可以看出EDA 技術(shù)的發(fā)展在一定程度上實現(xiàn)了硬件設(shè)計的軟件化。設(shè)計的過程變的相對簡單，容易修改，相信隨著電子技術(shù)的發(fā)展，數(shù)字鐘的功能會更加多樣化，滿足人們的各種需要。 26 27 參考文獻 [1] 黃任 . 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