基于arm和fpga的高速數據采集卡的設計與實現-畢業論文-資料下載頁

【導讀】數據采集為基礎。隨著電子技術和數字技術的飛速發展，信號的傳輸速度和CPU的處。理速度越來越快，因此對數據采集和處理的要求也越來越高。的高速采集系統。課題中的高速數據采集卡是研究高性能分析儀器的一部分，它與一。以自成系統，有一定的數據處理和分析能力。本設計采用AD轉換器+FPGA芯片+ARM. 處理器的結構，實現了采樣率為250M的數據采集卡。論文從宏觀和微觀兩個方面來分析數據采集卡的各個組成部分。采集系統中各個芯片間的數據流向、速度匹配和具體通信方式的選擇等問題。解放了后端的ARM處理器。并提出了一些改進系統性能的方案。從微觀實現上，數據是從前端數據調理電路進入。AD轉換器，再由FPGA采集AD轉換器輸出的數據，后經過數據的觸發、成幀等預處理，預處理后的數據再傳輸給后端的ARM處理器，最后由ARM處理器送給LCD顯示。時序緊張等問題，通過硬件軟件部分的修改，問題都得到一定程度的解決。后一章有詳細論述。

　　

【正文】 析圖 地址發生器可以理解為一個 上升沿 計數器， 在 AD同步時鐘的上升沿 開始 計數，每一個上升沿將計數器加一，將計數器的數值賦給地址。 整個邏輯是使用 VHDL 語言更多論文 20 編寫的，由 QuartusII 自帶的綜合工具綜合，綜合后的模型可以簡化為圖 312。綜合后的電路可以簡單的分為三個部分，輸入級 寄存 器，中間邏輯和輸出級 寄存 器。在時鐘到達輸出觸發器之前，輸入信號必須保持一段時間， 輸出觸發器才能正常觸發。當同一個時鐘源到達兩個不同的寄存器的時鐘端時，可 能會出現時鐘偏差，這種偏差就是時鐘偏斜。 由于 AD 同步時鐘設置在全局時鐘上，因此兩個寄存器之間因為布線的時鐘偏斜較少，主要的問題在于兩級寄存器之間的邏輯電路，根據同步時序模型來計算當 T=tco+tdelay+tsu時，如果時鐘周期大于 T，輸出端觸發器可以正常工作，如果時鐘周期小于 T，輸出端觸發器 可能經歷亞穩態。也就是說在輸出端時鐘到來之前，輸出數據的保持時間可能不夠，這樣就可以很好的解釋為什么會出現周期性數據偏移了，偏移的周期性是由于延時時間和時鐘周期之間存在一個插值，經過多此累加之后，使得保持時間不足，而繼 續累加后有使得輸出保持時間符合要求[10] [11][12]。 經過以上分析，實驗中出現的數據波形錯位問題是時序不同步造成的，我們可以使用 QuartusII 自帶的時序分析工具，分析各部分時序關系，在地址發生器模塊內部加入可以用于延時的 LCELL（僅僅是一個傳輸門） ,使數據輸出端和時鐘之間有充裕的保持時間， 采集中的數據波形錯位問題既可以得到解決。 時序同步 后的采集數據波形 圖見附錄 3的圖 2。 SDRAM 控制器設計 同步動態隨機存儲器（ SDRAM） 具有存儲容量大、價格便宜等特點，與 SRAM 相比 SDRAM 需要 額外的控制邏輯 和刷新機制，這 使得 SDRAM 的存儲速度一般而且 增加了 SDRAM 設計的難度 。 由于 SRAM 結構上的瓶頸，很難 用于 大容量 存儲 ，而 隨著 SDRAM的工藝和技術不斷改進，陸續出現了 DDR DDR5 SDRAM，它們的頻率都在 1GHZ 以上，甚至高達 4GHZ， 單片 容量 已 達到 2GB，價格也相對低廉，因此 SDRAM 成為了 高速 大容量 數據存儲 的首選。 SDRAM工作原理 SDRAM 是具有同步接口的高速動態訪問存儲器， SDRAM的同步接口和完全流水線的內部架構允許極快的數據速率， SDRAM器件內部由多個 “體（ BANK）”的組成，通過行地址和列地址來尋址，存儲體的行和列地址的位數取決于存儲器的容量 [13]。 SDRAM的控制是通過總線命令實現的，命令由 RAS（行地址選通） , CAS（列地址選通） , 和 WE（讀使能）信號聯合產生，例如，在某個時鐘周期時，如果 3個信號均為高電平，表示發出空操作命令（ NOP） , NOP命令時片選信號也無效，下表 31給出更多論文 21 了標準的 SDRAM總線命令 [14]。 表 31： SDRAM總線命令 命令 縮寫 RAS CAS WE 空操作 NOP H H H 激活 ACT L H H 讀操作 RD H L H 寫操作 WR H L L 突發中止 BT H H L 預充電 PCH L H L 自動刷新 ARF L L H 裝入模式寄存器 LMR L L L SDRAM 的訪問是通過一系列命令進行的， SDRAM 上電后，必須首先按照預定的方式進行初始化才能正常的運行。 SDRAM 初始化操作 過程如下： 上電 并且時鐘穩定 后至少等待 100us，然后至少執行 1 條空操作；對所有頁執行預充電操作 ，這個期間 SDRAM 內部寄存器單元 控制邏輯處于空閑狀態，隨后 向各頁發出 八 條刷新操作指令；最后執行 SDRAM工作模式的設定 LMR命令用來配置 SDRAM工作模式寄存器 ，寫完模式寄存器以后，初始化過程完成。 在行地址被選定并且相應的行被打開之后，就可以進行讀操作了。 SDRAM 讀、寫操作 過程基本相識 ， 根據實際應用的需要，發出讀、寫指令。 SDRAM 可實現突發式讀寫，支持的突發長度可配置為 1個、 2 個、 4個、 8個數據周期或者頁模式。并且突發的模式可以配置為順序或者間隔型。對 SDRAM 進行訪問的最主要操作就是讀RD和寫 WR 操作。 SDRAM 在進行讀寫操作時，必須要先進行頁激活 ACT操作，以保證存儲單元是打開的，以便從中讀 取地址或者寫入地址，關閉存儲單元通過預充電 PCH命令實現。在進行寫操作時，內部的列地址和數據就會被寄存；進行讀操作時，內部地址被寄存，等待 CAS 延遲時間（通常為 1～ 3 個時鐘周期）后，讀出的數據出現在數據總線上，具體時序詳見 SDRAM 數據手冊。 SDRAM 必須通過不斷的刷新來保持數據，刷新可以分為自動刷新 (Auto Refresh)和自刷新 (Self Refresh)。 自動刷新時，刷新所需的地址由 SDRAM 內部的 刷新控制器提供。自刷新主要用于在外部時鐘失效時保存 SDRAM 內的數據。自刷新被激 活時，其它的任何 控制都無效，一旦時鐘恢復，自刷新就會退出，又必須開始自動刷新以更多論文 22 保持數據。 SDRAM 的操作主要通過控制信號 RAS、 CAS 和 WE的不同狀態組合來實現 ，具體情況如 上 表 31所示。 SDRAM控制器 結構 SDRAM 控制器針對 SDRAM 的指令操作特點，為 SDRAM 提供同步命令接口和時序邏輯控制，下面將以 ALTERA公司的 Cyclone系列 FPGA為例，主機系統時鐘為 133MHz，使用三星公司的 K4S641632E， 256MByte SDRAM，介紹 SDRAM 控制器的具體設計方法 ，下 圖 312 為 SDRAM 控 制器的 系統結構 圖。 圖 312 SDRAM控制器 系統結構 圖 SDRAM 控制器由 3 個 子 模塊組成：控制接口，命令通道和數據通道。控制接口模塊從主機接收命令和相關的存儲地址，同時對命令解碼后傳送給命令模塊，命令模塊從控制接口模塊接收命令和地址，生成合適的命令給 SDRAM 器件，數據通道處理讀寫命令時的數據通路操作 [15]。 接口 模塊 接口控制模塊主要實現的功能包括： 通過命令輸入端口 CMD[2:0]和地址 輸入端口 ADDR[11:0]從控制器頂層模塊中接受命令和相對應的訪問地址，并按照 表 21 對CMD[2:0]進行譯碼，產生 NOP、 WRITEA、 READA、 REFRESH、 PRECHARGE 命令，然后將解碼后的命令傳送到 命令 模塊。 下圖 313 為接口模塊的結構圖。 命令接口刷新控制CMD [ 2 : 0 ]CMDACKADDR [ 11 : 0 ]命令接口接口控制模塊DATAINDMDATAOUTDQDQMRequestCMD _ ACKADDRREF _ REQREF _ ACK仲裁器 命令生成器命令模塊數據路徑模塊SADDR [ 11 : 0 ]BA [ 1 : 0 ]CS [ 1 : 0 ]CKERASCASWEOE更多論文 23 圖 313 接口模塊的結構圖 圖 314是命令生成模塊， 命令模塊接收控制接口模塊輸出的已經解碼的命令，和周期性輸出的刷新請求，并產生合適的命令給 SDRAM 器件，模塊含有一個簡易的仲裁電路用于仲裁主機的命令和刷新控制邏輯所產生的刷新請求。從刷新控制邏輯電路發出的刷新請求比主機接口的命令的優先級別高。如果主機命 令和隱含的刷新操作同時出現，仲裁電路在刷新操作完成之前就不發出 CMDACK 應答。如果主機操作在進行中，收到了刷新命令，刷新操作將延時到主機操作完成后執行。 圖 314 命令生成模塊 數據路徑模塊主要是在 writea 和 reada 命令期間處理數據的路徑操作。模塊的結構圖如圖 315 所示。 DQ 是雙向數據線，用來傳輸從 SDRAM 讀出數據和向 SDRAM寫入的數據。無論是數據在讀出還是寫入時，都是在 OE 有效，即 OE為高電平時才命令接口刷新控制CMD [ 2 : 0 ]CMDACKADDR [ 11 : 0 ]接口控制模塊RequestCMD _ ACKADDRREF _ REQREF _ ACKRequestCMD _ ACKADDRREF _ REQREF _ ACK仲裁器 命令生成器命令模塊SADDR [ 11 : 0 ]BA [ 1 : 0 ]CS [ 1 : 0 ]CKERASCASWEOE更多論文 24 能進行傳輸。 DM 是由主機輸出的數據掩碼，通過 DQM 輸出 到 SDRAM 的 LDQM 和 UDQM管腳，進而控制 SDRAM I/O 緩沖的低字節和高字節。 圖 315 數據路徑模塊 命令接口DATAINDMDATAOUTDQDQM數據路徑模塊OE更多論文 25 第 四 章 各 芯片間的數據傳輸 與處理 隨著芯片技術的不斷提高，芯片的 處理速度 越來越快，總線的吞吐量越來越大，幾年前的 芯片、 傳輸方式 和 接口 協議 很難 滿足 新一代 數據采集系統 的要求。數據采集卡作為電子行業中最基礎的部分 ， 它更新換代的速度 也 緊跟芯片更新 的步伐 ， 新高速器件的使用也給數據采集系統設計帶來了很多挑戰。 在高速數據采集 系統 中， 芯片 決定了系統 的最大指標，但不是每 個系統都可以將硬件 性 能 和特點發揮出來，必須根據系統中各級芯片的特點來對系統各級的速率進行劃分，各級之間采用不同的處理才能使芯片的作用最大可能的發揮。 本設計中設計到的器件主要有 A/D 轉換器、 D/A 轉換器、 FPGA、 SDRAM 存儲器和后端的 ARM處理器，它們的處理速度都不一樣，各芯片間數據傳輸 的效率 就成了設計 中 的關鍵部分。 采集卡各芯片 速度等級的劃分和 數據 流 向 ARM 和 FPGA 是當前運用最廣泛的嵌入式處理器，由于結構上的差別它們被使用在不同的場合。 ARM 從本質上是基于馮諾依曼結構的 CPU，處理任務主要是靠時鐘順序執行；而 FPGA 則不同，它的結構不同于一般的 CPU，它是由基礎的門級電路和存儲器組成的，所有的內部功能都是可以編程控制的，于是它有了其他 CPU所不具備的靈活性，我們可以在 FPGA 中構建我們自己的硬件模塊，可以按照系統的特點來分配 FPGA 資源。在數據采集系統中 ARM 和 FPGA 各司其職，任務執行的好壞則取決與我們怎樣 合理 的使用這兩個處理器。 按照整個系統各部分的速度，我們將系統簡單的劃分為三個速度等級，不管是程序設計還是 PCB設計都要充分的考慮到各個速度等級的特點， 才能設計出合理可靠的系統， 具體劃分情況如下圖 41所示： 圖 41 系統速度等級劃分圖 AD FP GA ARMDASD RA M高速中速低速更多論文 26 高速的 AD 轉換部分使用 的是 AD 公司 采樣率 高達 250M 的 AD9480；中間級使用了 Altera 公司 CycloneⅢ 代 FPGAEP3C25， DA 使用的是采樣率為 175M 的 AD9707，SDRAM存儲器使用的是頻率為 133MSPS的三星 SDRAM； 三星公司基于 ARM9的 S3C2410處理器 用于后端 的 控制和顯示 部分 ，它的 頻率為 203MHZ。 為了提高采集、存儲和顯示的效率，根據各個芯片的特點，運用了下面幾種處理方式來提高效率： FPGA 中構建一個多 緩沖單元 的乒乓 機制采集模塊，提高 FPGA 采集的效率，并降低了中間級傳輸的速度，利于中間級的數據處理。 FPGA 與后端 ARM 之間的通信中，使用 DMA 模式，大大提高了數據傳輸的速率，并解放了 ARM，使其可以從容的進行數據處理和顯示工作。 ARM接收數據后對采集的數據幀進行控制，保證數據傳輸的可靠性和正確性。 ARM與 FPGA通信 在數據采集卡中 ARM 主要負責數據顯示和數據分析，處理的速度處于 MS 級；而FPGA 在系統中處于數據的高速采集和高速處理，處理的速度是 ns 級。兩個處理器的之間的數據傳輸屬于典型 的異步數據通信，它們之間通信的速度之間決定了系統處理數據的效率。 FPGA 與 ARM 之間屬于大量數據交換， 以 異步并行讀取的方式 為例介紹 ARM 與 FPGA 的通信 ， 實際設計中使用 DMA 方式 來實現 ARM 與 FPGA 之間的 大數據量 通信。 ARM 存儲系統 分析 S3C2410A 存儲控制器提供訪問外部存儲器所需要的存儲器控制信號 。 S3C2410A支持大、小端模式，將存儲空間分為 8 個組（ Bank），每組大小是 128M，共計 1GB，如圖 42 所示。所有存儲器組都可用于 ROMA 或者 SR