畢業(yè)設(shè)計論文--基于vhdl的m序列偽隨機(jī)信號發(fā)生器的設(shè)計-資料下載頁

【導(dǎo)讀】畢業(yè)設(shè)計論文--基于VHDL的m序列偽隨機(jī)信號發(fā)生器。專業(yè)電子測量技術(shù)與儀器。成都電子機(jī)械高等專科學(xué)校。摘要復(fù)雜可編程邏輯器件自行構(gòu)造邏輯功能CPLD器件本文介紹了基于CPLD. 11研究此課題的目的6. 12偽隨機(jī)序列的應(yīng)用和意義6. 13偽隨機(jī)序列研究現(xiàn)狀7. 22VHDL硬件描述語言概述8. 23偽隨機(jī)序列介紹9. 序列理論的發(fā)展史10. 3m序列生成單元的電路設(shè)計18. 反饋移位型序列信號發(fā)生器21. 52仿真數(shù)據(jù)及結(jié)論38. 律可循的變化信號他具有良好的隨機(jī)性和接近于白噪聲的相關(guān)函數(shù)并且有預(yù)先。偽隨機(jī)性利用m序列加密數(shù)字信號使加密后的信號在攜帶原始信息的同時具有。時具有很強的抗干擾能力該型雷達(dá)實質(zhì)上是一種連續(xù)波雷達(dá)具有低截獲概率性。擾能力敵方要干擾這種寬帶雷達(dá)信號將比干擾普通的雷達(dá)信號困難得多。小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件CPLD器件已成為電子產(chǎn)品不。可編程邏輯器件的供應(yīng)商之一plusⅡ界面友好使用便捷被譽為業(yè)界最易用易學(xué)。子系統(tǒng)的計算機(jī)語言早期的硬件描述語言如ABEL-HDLAHDL是

　　

【正文】 游程 1 個長為 n 的1 游程 1 個 所以可以看出該序列滿足 Golomb 的三個公設(shè)具有良好的隨機(jī)特性 當(dāng)反饋函數(shù) fa1a2a3an 為非線性函數(shù)時便構(gòu)成非線性移 位寄存器其輸出序列為非線性序列輸出序列的周期最大可達(dá) 2n 并稱周期達(dá)到最大值的非線性移位寄存器序列為 m序列在 m序列的一個周期內(nèi) 0和 1的個數(shù)是相同的在一個周期圈內(nèi)總游程數(shù)為 2n1 對 1≤ i≤ n2 長度為 i 的游程有 2ni1 個且 01游程各半長為 n1 的游程不存在長度為 n 的 0 游程和 1 游程各一個 3 特征多項式 對 于 線 性 反 饋 移 位 寄 存 器 的 輸 出 序 列 ai 滿 足 遞 推 關(guān) 系 ani ai??1ai1????c2an2i??c1an1i 對于任意 i≥ 1 成立其中 c0 1 成為該線性移位寄存器或者該遞推關(guān)系的特征 多項式當(dāng) ≠ 0 時線性移位寄存器是非奇異的有時也稱非奇異的線性移位寄存器是非退化的 5 序列信號發(fā)生器的設(shè)計仿真實現(xiàn) 51 VHDL 語言實現(xiàn) 對圖 2 所示的類似電路進(jìn)行 VHDL 語言描述同時在程序中增加必要的存儲單元設(shè)計即可 實現(xiàn)設(shè)計思想圖 2所示的電路在采用 VHDL語言描述時采用結(jié)構(gòu)描述方式較為合適可 編程 m 序列發(fā)生器的程序設(shè)計如下 4 LIBRARY IEEE USE IEEESTD_LOGIC_1164ALL 標(biāo)準(zhǔn)邏輯數(shù)據(jù)庫 USE IEEESTD_LOGIC_UNSIGNEDALL 無符 號數(shù)庫 USE IEEESTD_LOGIC_ARITHALL 比較和運算庫 ENTITY mxulie IS PORT clkIN STD_LOGIC Reset IN STD_LOGIC bOUT STD_LOGIC END mxulie ARCHITECTURE sample OF mxulie IS COMPONENT dff PORT dclkIN STD_LOGIC qOUT STD_LOGIC END COMPONENT SIGNAL zSTD_LOGIC_VECTOR 3 DOWNTO 0 BEGIN glFOR i IN 0 to 2 GENERATE dffxdff PORT MAP Z i clkz i1 END GENERATE PROCESS clk IS BEGIN IF rising_edge clk THEN IF z 0000 THEN z 0 1 ELSE Z 0 z 3 XOR Z 2 END IF END IF END PROCESS b z 3 END ARCHITECTURE sample 8 級偽隨機(jī)信號產(chǎn)生的程序 LIBRARY IEEE USE IEEESTD_LOGIC_1164ALL USE IEEESTD_LOGIC_UNSIGNEDALL USE IEEESTD_LOGIC_ARITHALL ENTITY xulie IS PORT clkIN STD_LOGIC Reset IN STD_LOGIC bOUT STD_LOGIC END xulie ARCHITECTURE sample OF xulie IS COMPONENT dff PORT dclkIN STD_LOGIC qOUT STD_LOGIC END COMPONENT SIGNAL zSTD_LOGIC_VECTOR 7 DOWNTO 0 00000000 BEGIN glFOR i IN 0 to 6 GENERATE dffxdff PORT MAP Z i clkz i1 END GENERATE PROCESS clk IS BEGIN IF rising_edge clk THEN IF z 00000000 THEN z 0 1 ELSE Z 0 z 7 XOR Z 6 XOR z 2 XOR z 1 END IF END IF END PROCESS b z 7 END ARCHITECTURE sample 52 仿真數(shù)據(jù)及結(jié)論 序列信號發(fā)生器實驗電路如圖所示在連續(xù)脈沖的作用下電路輸出循環(huán)產(chǎn)生串行數(shù)據(jù) 00010111 圖 13 仿真電路圖 圖 14 仿真效果圖 4 級偽隨機(jī)信號產(chǎn)生的仿真圖 8 級偽隨機(jī) 信號產(chǎn)生的仿真圖 結(jié) 論 本次畢業(yè)設(shè)計基本達(dá)到了設(shè)計的要求通過本次畢業(yè)設(shè)計我了解了 CPLD 的特點以及其設(shè)計方法基本掌握了 PLUS II 的使用方法和 VHDL 語言的編寫特點雖然在整個設(shè)計中不乏很多遺憾的地方但是學(xué)到了工程設(shè)計的基本流程和方法同時在面對困難時我也感受到應(yīng)具備堅忍不拔迎難而上的精神 2021 年月我開始了我的畢業(yè)工作時至今日論文基本完成從最初的茫然到慢慢的進(jìn)入狀態(tài)再到對思路逐漸的清晰整個寫作過程難以用語言來表達(dá)歷經(jīng)了幾個月的奮戰(zhàn)緊張而又充實的畢業(yè)設(shè)計終于落下了帷幕回想這段日子的經(jīng)歷和感受我感慨萬千 在這次畢業(yè)設(shè)計的過程中我擁有了無數(shù)難忘的回憶和收獲 3 月在與導(dǎo)師的交流討論中我的題目定了下來是設(shè)計當(dāng)選題定下來的時候我當(dāng)時便立刻著手資料的收集工作中當(dāng)時面對浩瀚的書海真是有些茫然不知如何下手我將這一困難告訴了導(dǎo)師在導(dǎo)師細(xì)心的指導(dǎo)下終于使我對自己現(xiàn)在的工作方向和方法有了掌握 在搜集資料的過程中我認(rèn)真準(zhǔn)備了一個筆記本我在學(xué)校圖書館搜集資料還在網(wǎng)上查找各類相關(guān)資料將這些寶貴的資料全部記在筆記本上盡量使我的資料完整精確數(shù)量多這有利于論文的撰寫然后我將收集到的資料仔細(xì)整理分類及時進(jìn)行溝通 4 月初資料已經(jīng) 查找完畢了我開始著手在過程中遇到困難我就及時和導(dǎo)師聯(lián)系并和同學(xué)互相交流請教專業(yè)課老師在大家的幫助下困難一個一個解決掉 4 月底已經(jīng)完成 5 月開始進(jìn)行相關(guān)當(dāng)我終于完成了所有排版校對的任務(wù)后整個人都很累但同時看著電腦熒屏上的畢業(yè)設(shè)計稿件我的心里是甜的我覺得這一切都值了這次畢業(yè)論文的制作過程是我的一次再學(xué)習(xí)再提高的過程在論文中我充分地運用了大學(xué)期間所學(xué)到的知識 我不會忘記這難忘的幾個月的時間畢業(yè)論文的制作給了我難忘的回憶在我徜徉書海查找資料的日子里面對無數(shù)書本的羅列最難忘的是每次找到資料時的激動和興奮親 手的時間里實現(xiàn)時那幸福的心情為了論文我曾趕稿到深夜但看著親手打出的一字一句心里滿滿的只有喜悅毫無疲憊這段旅程看似荊棘密布實則蘊藏著無盡的寶藏我從資料的收集中掌握了很多的知識讓我對我所學(xué)過的知識有所鞏固和提高并且讓我對當(dāng)今的最新發(fā)展技術(shù)有所了解在整個過程中我學(xué)到了新知識增長了見識在今后的日子里我仍然要不斷地充實自己爭取在所學(xué)領(lǐng)域有所作為 腳踏實地認(rèn)真嚴(yán)謹(jǐn)實事求是的學(xué)習(xí)態(tài)度不怕困難堅持不懈吃苦耐勞的精神是我在這次設(shè)計中最大的收益我想這是一次意志的磨練是對我實際能力的一次提升也會對我未來的學(xué)習(xí)和工作有很大的 幫助 在這次畢業(yè)設(shè)計中也使我們的同學(xué)關(guān)系更進(jìn)一步了同學(xué)之間互相幫助有什么不懂的大家在一起商量聽聽不同的看法我們更好的理解知識所以在這里非常感謝幫助我的同學(xué) 在此我要向我的致以最衷心的感謝和深深的敬意 [1]杜克 CPLD 應(yīng)用與 VHDL 編程北京清華大學(xué)出版社 2021 [2]周潤景基于 Quartus II 的 FPGACPLD 數(shù)字系統(tǒng)設(shè)計實例北京電子工業(yè)出版社 2021 [3]王開軍面向 CPLDFPGA 的 VHDL 設(shè)計北京機(jī)械工業(yè)出版社 2021 [4]姜立冬 VHDL 語言程序設(shè)計及應(yīng)用北京北京郵電大學(xué)出版社 2021 [5]湯井田基于 CPLD 的逆重復(fù) M 序列偽隨機(jī)信號發(fā)生器工程地球物理學(xué)報2021 [6]邢建平曾繁泰 VHDL 程序設(shè)計教程第 3 版北京清華大學(xué)出版社 2021 []陳清華許以金擴(kuò)頻碼分多址通信的關(guān)鍵技術(shù)現(xiàn)代通信 2021 第 9 期 EDA 技術(shù)實用教程 科學(xué)出版社 2021 [9]潘松 黃繼業(yè) EDA 技術(shù)與 VHDL 清華大學(xué)出版社 2021 [10]陳順林董慶蓉 m 序列在移動通信擾碼中的應(yīng)用及仿真現(xiàn)代電子技術(shù)2021 第 3 期 2729 偽隨機(jī)碼的原理與應(yīng)用 [M] 北京人民郵電出版社 1978 Rest 1 Z 00000000 Z0 1 是否上升沿 計算 Z 0 的值模 2 加 時鐘檢測 寄存器移位輸出 m 序列的一位 設(shè)置初始值