基于fpga的多路智力搶答器的設計-資料下載頁

【導讀】款智力競賽搶答器,且給出了各模塊及具體電路圖。并利Altera公司的開發平臺。隨著我國經濟和文化事業的發展，在很多公開競爭場合要求有公正的競爭裁。決，諸如證券、股票交易及各種智力競賽等,因此出現了搶答器。數很多時，實現起來就更為困難。因此我們設計了以FPGA器件的新型智能的搶。FPGA的搶答器又稱為第一信號鑒別器，其主要應用于各種知識競賽、文。FPGA技術正處于高速發展時期，新型芯片的規模越來越大，成。爭奪ASIC的市場份額。為替代ASIC來實現電子系統的前景將日趨光明。

　　

【正文】 圖 搶答鑒別模塊 此模塊為搶答鑒別模塊： 圖 搶答鑒別模塊 此模塊的作用為當主持人按下開始按鈕，即 CLR 為復位后，為低電平時有效，搶答開始， A,B,C,D 為選手開始搶答，高電平有效，最后鑒別出誰是最先搶答的，是有效的搶答。這就是搶答鑒別模塊的作用。 19 計分電路模塊 計分模塊是有加分系統，計分系統和復位系統組成的， ADD 為加分按鈕，運行模塊是首先設定周期脈沖，定時加 1，由搶答鑒別模塊 輸出的 STATES 給 CHOS決定了哪組的計分。 A， B， C， D4 組計分值分別由 AA[2..0]， BB[2..0]， CC[2..0]，DD[2..0]表示。 圖 計分電路模塊 計時電路模塊 計時電路模塊中， CLK 為計時脈沖信號，計時預置控制端 LDN 與計時使能端EN 為高電平時起作用，計時預置數據調整 TA， TB 皆為賦予的隨意的脈沖。計時模塊在搶答器中的作用就是計算時間，超時搶答則為無效。 20 圖 計時電路模塊 譯碼電路模塊 、靜態譯碼模塊： 靜態譯碼模塊的作用即時是顯示搶 答的組別和將每個組別的分數的顯示在顯示器上。 圖 譯碼電路模塊 動態譯碼模塊 此顯示的實現方法是一次點亮各個 LED 數碼管，循環進行顯示。即一個數碼管顯示之后另一個數碼管馬上顯示，利用人眼的視覺暫留特性，可以分到多個數碼管同時顯示的效果。 采用掃描的方式實現 LED 數碼管大動態顯示，控制好數碼管之間的演示時相當重要的。 根據人眼視覺暫留原理， LED 數碼管每秒的導通 16 次以上，人眼就無法分辨 LED 數碼管短暫的不亮，認為是一直點亮的。 但是，延時也不是越小越好，因為 LED 數碼管達到一定亮度需要 一定時間。如果延時控制不好的話，就會出現閃動，或者是亮度不夠。一般為延時為 可以達到滿意的效果。 21 圖 動態譯碼原理圖 另外，顯示字符由變化的時，可以在延時到達后送一個低電平讓 LED 數碼管先短暫熄滅，在顯示下一個字符，可以使得在視覺上的字符的變化更清晰。 圖 動態譯碼模塊 搶答器頂層電路 搶答器頂層電路包含搶答鑒別模塊，計時，計分模塊模、動態譯碼模塊和靜態譯碼模塊，模塊中的原件分別選手的按鈕， LED 顯示燈，還有組別顯示器相連。22 這樣就構成了最終的多路智能搶答器。 圖 搶答器頂層電路 23 24 第四章 系統仿真 搶答器鑒別模塊仿真 如圖 可以看出，當 CLR 為高電平的時候，搶答器是不起作用的；各個輸出， A1,B1,C1,D1 分別表示各個輸入 A,B,C,D4 組選手搶答是否成功，高電平代表該組搶答成功； STATES 為 1,2,3,4 時，分別代表 A,B,C,D4 組搶答成功。我們通過設置 A,B,C,D 的電平的高低來仿真，高電平表示搶答成功。 下面我們先初始化搶答模塊，開始搶答仿真。如圖 所示： 圖 搶答鑒別模塊仿真 搶答計分 模塊仿真 當 RST 高電平時，各組計分值復位為 0。 ADD 為加分按鈕，設定周期脈沖，定時加 1，由搶答鑒別模塊輸出的 STATES 給 CHOS 決定了哪組的計分。 A， B， C，D4 組計分值分別由 AA[2..0]， BB[2..0]， CC[2..0]， DD[2..0]表示。 25 圖 搶答計分模塊仿真 搶答器計時模塊仿真 當 CLR 與搶答鑒別模塊一致， CLK 為計時脈沖信號，計時預置控制端 LDN 與計時使能端 EN 為高電平時起作用，計時預置數據調整 TA， TB 皆為賦予的隨意的脈沖。 圖 搶答器計時模塊 仿真 26 靜態譯碼器電路模塊仿真 在模塊中輸入 AIN4，輸出為 DOUT7，皆為二進制數。 圖 譯碼器電路模塊仿真 動態譯碼器電路模塊仿真 仿真波形如圖 所示。當對時鐘信號 CLK 每掃描了 2 的 15 次方時， shift從 0001 開始到 1000 移位；當 shift 為 1 時，輸出 din1， shift 為 2 時，輸出din2，當 shift 為 4 時，輸出 din3，當 shift 為 8 時，輸出 din4。做這個程序仿真時，一定要處理好時鐘結束時間和周期的關系，由于掃描時鐘餓次數較大，所以仿真的時間由可能比較長。 圖 動態譯碼仿真27 28 第五章 結論 基于 FPGA 的多路智力搶答器主要有以下 3 部分組成： 搶答鑒別模塊，搶答計分模塊，搶答計時模塊。第四個模塊，也就是對于要顯示的信息，增加或外接動態譯碼器，進行顯示譯碼。考慮到 FPGA/CPLD 的可用接口及一般 EDA 實驗開發系統提供的輸出顯示資源的限制，這里我們將組別顯示和計時顯示的譯碼器內設，而將各組的計分顯示的譯碼器外接。 系統主要有以下幾個功能： 可以使四組選手同時進行搶答，并鎖存搶答成功的那一組。 可以同時計算 4 組選手的得分的情況。 可以計算答題超時 的選手，并發出報警。 可以通過 LED 顯示器顯示搶答成功的組別和各組的得分情況。 沒有解決的問題主要是沒有搶答犯規的電路設計，主要問題是當主持人按下開始搶答的按鈕后，就都可以開始搶答了，不必在乎主持人有沒有發出口令，所以在接下來的研究和學習中就是要解決這個問題。 29 致謝 經過近 5 個月的畢業設計終于完成了畢業設計，感謝老師的悉心教誨與尊尊教導，在這幾個月的畢業設計中我真的學到了很多，自己的自學能力也得到了提高，在以后的工作中，我相信有了這次的經驗，以后遇到困難也會有勇氣和信心去挑戰和解決 30 31 參考文獻 ： [1]、林明權等編著 .馬維旻改編 . VHDL 數字控制系統設計范例 . 北京：電子工業出版社， 2021 [2]、張亦華 . 數字電路 EDA 入門 :VHDL 程序實例集 .北京：北京郵電大學出版社，2021 [3]、楊躍 FPGA 應用開發實戰技巧精粹 .北京：人民郵電出版社， 2021 [4]、張洪潤 , 張亞凡主編 .FPGA/CPLD 應用設計 200 例 . 北京：北京郵電大學出版社， 2021 [5]、 (英 ) Peter Wilson 著 杜生海譯 .FPGA 設計實戰 . 北京：人民郵電出版社，2021 [6]、華清遠見嵌入式培訓中心編著 .FPGA 應用開發入門與典型實例 .北京 :人民郵電出版社 ,2021 [7]、楊曉慧 , 楊旭編著 . FPGA 系統設計與實例 .北京 :人民郵電出版社 ,2021 [8]、黃任 .VHDL 入門解惑經典實例經驗總結 .北京：北京航空航天大學出版社， 2021 [9]、周金富 . VHDL 與 EDA 技術入門速成 .北京：人民郵電出版社， 2021 [10]、 (美 ) Douglas L. Perry 著 楊承恩 , 譚克俊 , 顏德文譯 .VHDL 編程實例 .北京 :電子工業出版社 ,2021 [11]、孟慶海 ,張洲 . VHDL 基礎及經典實例開發 .西安：西安交通大學出版社，2021 [12]、付永慶 . VHDL 語言及其應用 .北京：高等教育出版社， 2021 [13]、胡振華編著 . VHDL 與 FPGA 設計 .北京：中國鐵道出版社， 2021 [14]、楊剛，龍海燕 編著 . 現代電子技術： VHDL 與數字系統設計 .北京：電子工業出版社， 2021 [17]、 (英 ) Peter Wilson 著 杜生海譯 .FPGA 設計實戰 . 北京：人民郵電出版社， 20032