基于dds的信號發生器的設計電氣畢業論文-wenkub.com

　 　

【正文】 end process select1。reg1:lpm_ffgeneric map(lpm_width=width)portmap(data=s,q=acc8,clock=clk)。end dds。entity dds isgeneric(width:integer:=8)。DDS電路的 VHDL 設計，主要累加器和相位/幅度轉換兩部分組成。end if。 d:=not d。 b:=39。139。architecture fenp_arc of fenp isbeginprocess(clk)variable b,d:std_logic。entity fenp is port(a:in integer range 0 to 1024。end chu_arc。when 1010=q=31。when 0110=q=52。when 0010=q=156。entity chuzhi isport(a:in std_logic_vector(3 downto 0)。 end behave。 禁止 A/D工作end if。process(latch_addres) A/D工作控制片選信號輸出進程begin if(latch_addres=00011110) thenad_cs=39。139。 禁止讀數，P0 口呈高阻態end if。) and (rd=39。end if。process( wr_enable2 ) 數據寫入寄存器 2beginif wr_enable239。 寫允許else wr_enable2=39。thenlatch_out1=p0。end process。process( p2,latch_addres ) WR寫信號譯碼過程 1begin if (latch_addres=11110101) and (p2=01101111) thenwr_enable1=wr。039。signal wr_enable1 : std_logic。architecture behave of mcs51 issignal latch_addres : std_logic_vector(7 downto 0)。 單片機待讀回信號latch1 : in std_logic。 讀、寫允許ale : in std_logic。 MCS51單片機與 FPGA的通信讀寫電路use 。但是這只是成功路上的一小步，我們還可以在此基礎上附加一些其他的功能如多波形模塊設計等等。我們每一個人不可以孤立的存在于社會中。這幾周的時間里，我利用圖書館的豐富資源，查閱與其有關的書籍；利用網絡資源搜索一些相關的知識。此方案不用單片機掃描，占用資源少，電路見附錄 1。設計中主要是頻率為≤20KHZ 的正弦波。圖 外擴存儲器電路 濾波、緩沖輸出電路D/A輸出后，通過濾波電路、輸出緩沖電路，使信號平滑且具有負載能力。電路設計如圖 ，1280HZ 的方波信號作為鎖相環頻率合成器 4046的基準時鐘，并配以可編程計數器 8254實現基準時鐘頻率的 2～62500 倍頻，這樣就得到了地址計數器脈沖 f2。將 ，即可得到頻率為 1280HZ的方波 f1,如圖 。若要將累加器 A的數據寫入 FPGA,則需通過指令”MOVX DPTR,A”和寫允許信號 WR。其時序電平變化速度與單片機工作時鐘頻率有關。故單片機與 FPGA的接口方式選用總線方式。圖 8051的引腳圖湖南工業大學本科畢業設計（論文）22單片機的功能主要是傳送頻率控制字 K1和相位控制字 K2給 FPGA處理；生成波形表存儲于 EEPROM中；控制鍵盤的寫入和 LED的顯示；控制 DAC0832進行幅值轉換。 單片機與 FPGA的接口設計 在功能上,單片機與 FPGA有很強的互補性。湖南工業大學本科畢業設計（論文）21由上述分析可看出，39。211 RDWVRVUnREFEF ???????? （13）取 21，當 039。nD （12）REF為 DAC0832提供的參考電壓，39。按輸入數字量的位數分：8 位、10 位、12 位和16位等；按輸入的數碼分：二進制方式和 BCD碼方式；按傳送數字量的方式分：并行方式和串行方式；按輸出形式分：電流輸出型和電壓輸出型，電壓輸出型又有單極性和雙極性；按與單片機的接口分：帶輸入鎖存的和不帶輸入鎖存的。輸入信號由全 0變為全 1所需時間最長。4．溫度靈敏度：在輸入不變的情況下，輸出模擬電壓隨溫度變化產生的變化量。2．精度：DAC 實際輸出電壓與理想的輸出電壓的偏差。表示方法：（1）用輸入二進制數的位數表示；如 8位。單緩沖方式具有適用于只有一路模擬信號輸出或幾路模擬信號非同步輸出的情形的優點，但是電路線路連接比較簡單。(8) DGND：數字量地。湖南工業大學本科畢業設計（論文）19(5) VREF：參考電壓輸入端，此端可接一個正電壓，也可接一個負電壓，它決定 0至 255的數字量轉化出來的模擬量電壓值的幅度，VREF 范圍為(+10～10)V。圖 310 DAC0832和 CPU連接電路本系統 D/A轉換電路圖 311湖南工業大學本科畢業設計（論文）18圖 311 D/A轉換電路圖 DAC0832芯片原理管腳功能介紹（如圖 312所示）圖 312 DAC0832管腳圖(1) DI7～DI0：8 位的數據輸入端，DI7 為最高位。 DAC0832的數據輸出方式在微機應用系統中,通常使用的是電壓信號,而 DAC0832輸出的是電流信號，這就需要由運算放大器組成的電路實現轉換。　　控制信號 ILE、 、 用來控制輸入寄存器。另外，ILE、 、湖南工業大學本科畢業設計（論文）1 和 是控制轉換的控制信號。D/A轉換結果采用電流形式輸出。湖南工業大學本科畢業設計（論文）16 D/A轉換電路設計DAC0832是 CMOS工藝制造的 8位 D/A轉換器，屬于 8位電流輸出型 D/A轉換器，轉換時間為 1us，片內帶輸入數字鎖存器。在設計時可充分利用信號周期內的對稱性和算術關系來減少 EAB的開銷。采用流水線技術可以大大提高系統的工作速度。綜合考慮后，相位累加器采用流水線技術來實現，這樣能保證較高的資源利用率，又能提高系統的性能和速度。小的累加器可以利用 FLEX器件的進位鏈得到快速、高效的電路結構。并由 Altera公司的 MAX plusⅡ開發系列提供軟件支持。在 FPGA中常用的編程工藝有反熔絲和 SRAM兩類。湖南工業大學本科畢業設計（論文）14第三章 電路設計 基于 FPGA設計 DDS電路的設計FPGA設計的 DDS系統主要由相位累加器及相位/幅度轉換電路組成。圖 參考時鐘與更新時鐘之間的時序關系圖更新時鐘的上升沿必須在參考時鐘的下降沿 (圖 )產生，這樣可以使兩個頻率合成器工作在相同的系統時鐘(參考時鐘乘以一定倍數)下，且它們的系統時鐘脈沖數相差不能超過 1個脈沖。另外，參考時鐘上升／下降沿的抖動應盡可能小，并且時間應盡可能短，因為不同頻率合成器芯片輸入電路的觸發電壓不同，因此參考時鐘的上升／下降沿時間太長會增加輸出信號的相位誤差。或稱 B滯后 Aφ176。～360176。圖 FPGA實現的 DDS原理框圖 移相原理所謂移相是指兩路同頻的信號，以其中的一路為參考，另一路相對于該參考作超前或滯后的移動，即稱為相位的移動。在時鐘脈沖 fc的控制下，對輸入頻率控制字 K進行累加，累加滿量時產生溢出。由采樣原理可知，如果使用兩個相同的頻率合成器，并使其參考時鐘相同，同時設定相同的頻率控制字、不同的初始相位，那么在原理上就可以實現輸出兩路具有一定相位差的同頻信號。圖 相位累加器原理框圖由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位。每來一個時鐘脈沖 Fc，N 位加法器將頻率控制數據 K與累加寄存器輸出的累加相位數據相加，把相加后的結果 Y送至累加寄存器的輸入端。考慮單片機部分（有最小系統，D/A 轉換，鍵盤接口，擴展部分顯示等部分）的功耗大小，機器體積小，價格便宜，耗電少，頻率適中，便于攜帶。在設計時分塊來做，按照波形設定，D/A 轉換，51 單片機連接，鍵盤控制和顯示五個模塊的設計。由單片機控制步長即可控制尋址頻率，而相移也可方便地由單片機控制相位累加器的初始值來設定。BCD 乘法器 14527接成加法級聯方式，輸入頻率由晶振提供，級聯輸出頻率為： （）1054103210 kkkf ?????式中 KKKKK5 為 BCD乘法器置數。雙口 RAM有左右兩套相同的 I/O口，即兩套數據總線，分別有兩套地址、控制總線，并有一套競爭仲裁電路。半導體存儲器可分為三類:只讀存儲器(ROM、PROM、EPROM)，隨機存儲器（SRAM、DRAM） ，不揮發性讀寫存儲器（EEPROM、NOVRAM） 。方法三：利用 Altera公司的含于 EAB器件中的兆功能模塊 LPM_ROM，通過 VHDL語言編程來實現。可采用并行兩片 32K的 EEPROM存儲器 AT28C256，共 16位位寬，可以實現 12位波形表存儲，150ns 讀取速度完全滿足 20KHZ的工作頻率。 存儲器方案（1）波形表存儲器因為本設計是采用 FPGA實現 DDS的功能，所以使用 FPGA作為數據轉換的橋梁，將波形數據存儲到其內部的 RAM中，并由 DDS系統產生波形輸出。以延時的長短來決定兩信號間的相位值。 數字移相主要有兩種形式：一種是先將正弦波信號數字化，并形成一張數據表存入 ROM芯片中，此后可通過兩片 D／A 轉換芯片在單片機的控制下連續地循環輸出該數據表，就可獲得兩路正弦波信號，當兩片 D／A 轉換芯片所獲得的數據序列不同時，則轉換所得到的兩路正弦波信號就存在著相位差。而利用 FPGA則可以根據需要方便地實現各種比較復雜的調頻、調相和調幅功能，具有良好的實用性。Altera 是著名的 PLD生產廠商，多年來一直占據著行業領先的地位。如用 2片 ML2035產生多頻互控信號，并與 AMS3104(多頻接收芯片)或 ML2031/2032(音頻檢波器)配合，制作通信系統中的收發電路等。（2）采用低頻正弦波 DDS單片電路的解決方案： Micro Linear公司的電源管理事業部推出低頻正弦波 DDS單片電路 ML2035以其價格低湖南工業大學本科畢業設計（論文）6廉、使用簡單得到廣泛應用。擴展工業級溫度范圍為40～+85 攝氏度，其封裝是 28引腳的 SSOP表面封裝。此正弦波可直接用作頻率信號源或轉換成方波用作時鐘輸出。AD 公司的 DDS系列產品以其較高的性能價格比，目前取得了極為廣泛的應用。頻率合成有多種實現方法，其中直接數字頻率合成技術與傳統頻率合成技術相比具有難以比擬的優點，如頻率切換速度快、分辨率高、頻率和相位易于控制等。 對目前而言，國外（美）研究和使用的信號發生器大多要求頻率在 10 HZ50MHZ，產6?生正弦、三角、鋸齒、方波、調幅、直流等波形，而國內則對頻率在 5*10 HZ40MHZ，能3產生正選三角等基本波形已經調幅、調頻、TTL 等的信號發生器需求大。波形操作方法的好壞，是由波形發生器控制軟件質量保證的，編輯功能增加的越多，波形形成的操作性越好。這些新一代臺式儀器具有多種特性，可以執行多種功能。由于 VXI總線的逐漸成熟和對測量儀器的高要求，在很多領域需要使用 VXI系統測量產生復雜的波形，VXI 的系統資源提供了明顯的優越性，但由于開發VXI模塊的周期長，而且需要專門的 VXI機箱的配套使用，使得波形發生器 VXI模塊僅限于航空、軍事及國防等大型領域。從而促進了函數波形發生器向任意波形發生器的發展，各種計算機語言的飛速發展也對任意波形發生器軟件技術起到了推動作用。 而近幾年來，國際上波形發生器技術發展主要體現在以下幾個方面：湖南工業大學本科畢業設計（論文）3（1）過去由于頻率很低應用的范圍比較狹小，輸出波形頻率的提高，使得波形發生器能應用于越來越廣的領域。這時期的波形發生器多以軟件為主，實質是采用微處理器對 DAC 的程序控制，就可以得到各種簡單的波形。在 70 年代前，信號發生器主要有兩類：正弦波和脈沖波，而函數發生器介于兩類之間，能夠提供正弦波、余弦波、方波、三角波、上弦波等幾種常用標準波形，產生其它波形時，需要采用較復雜的電路和機電結合的方法。而由硬件電路構成的低頻信號其性能難以令人滿意，而且由于低頻信號源所需的 RC很大；大電阻，大電容在制作上有困難，參數的精度亦難以保證；體積大，漏電，損耗顯著更是其致命的弱點。目前，市場上常見的波形發生器多為純硬件的搭接而成，且波形種類有限，多為鋸齒、正弦、方波、三角等波形。波形發生器也可運用單片機技術，通過巧妙的軟件設計和簡易的硬件電路，產生數字式