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數字電子技術基礎習題答案-wenkub.com

2026-07-24 01:41 本頁面

　　

【正文】如果，不能完成模數轉換，因為反向積分過程中計數器將產生溢出，產生錯誤結果。：采樣保持量化編碼，采樣信號的最低頻率10kHz。：9位。在這個LUT中，組合功能是通過查找表而不是通過運算來完成的，其速度比用常規邏輯運算實現時更快，且這一優勢因EAB的快速訪問而得到了進一步加強。解：FLEX 10K系列在結構上包括嵌入式陣列塊(EAB, Embedded Array Block)、邏輯陣列塊(LAB)、快速通道(Fast Track)互連和輸入/輸出單元(IOE, InOut Element)四部分。宏單元是CPLD的基本結構，由它來實現基本的邏輯功能。⑥ 一般情況下，CPLD的功耗要比FPGA的大，且集成度越高越明顯。基于SRAM編程的FPGA在系統斷電時編程信息會隨之丟失，因此每次開始工作時都要重新裝載編程數據。雖然CPLD和FPGA的集成度都可達到數十萬門，但相比較而言，CPLD更適合于完成各類算法和組合邏輯；而FPGA則更適合于完成時序較多的邏輯電路。CPLD大多是基于乘積項(ProductTerm)技術和E2PROM(或Flash)工藝的；FPGA一般是基于查找表(LUT)技術和SRAM工藝的。GAL器件具有靈活的輸出結構，它的輸出端設置了可編程的輸出邏輯宏單元(OLMC, Output Logic Macro Cell)，通過編程可以將OLMC設置成不同的輸出方式，具有很強的通用性。它由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路三部分組成。通過對與邏輯陣列編程，可以獲得不同形式的組合邏輯函數。可編程邏輯器件實際上是一種將不具有特定邏輯功能的基本邏輯單元集成的通用大規模集成電路，用戶可以根據需要對其編程，進而實現所需的邏輯功能。：（1）多諧振蕩器（2）當細銅絲不斷時，555 定時器的RD 置成低電平，使Q 輸出始終為低電平，喇叭不響。輸出脈沖寬度由下式求得：TW=RCln3=100103106=363（ms）。用CT74290利用反饋歸零法實現八進制計數器，然后再對計數器的輸出進行譯碼，從而實現需要的輸出。電路圖略。圖P524a（2）由狀態轉換圖可以得到次態卡諾圖如圖P524b。.圖P523 （1）CT4194清零后，S1S0=01，處于右移工作狀態，為五進制計數器，圖b為七進制計數器。用此方法分析可得下表：接低電平的輸入端000100100011010001010110011110001001fz∶fcp1/91/81/71/61/51/41/31/20fz0f0519 波形圖如圖P519所示。圖P515（b）：用CT74290構成8421BCD碼的24進制計數器如圖T516所示。求出輸出方程和驅動方程圖P511（b）（3）檢查自啟動能自啟動（4）畫出邏輯圖（a）八進制計數器（b）七進制計數器 CT74290（Ⅰ）為三進制計數器，CT74290（Ⅱ）為六進制計數器，因此電路為3*6=18進制計數器。因此電路不能自啟動。（1）按照給定的狀態轉換圖畫出次態卡諾圖如圖T510（a）所示，求出、狀態方程，選用D觸發器，即得到驅動方程。邏輯圖略輸出方程及驅動方程。此電路為一能自啟動的同步五進制計數器。第5章自測題選擇題1A，2D，3C，4D，5B，6A，7B，8B，9B，10D，11D，12A，13B，14B，15A，16C 判斷題√√Χ√Χ，Χ√Χ√Χ，√ΧΧ√ 填空題 1 數碼，移位 2 組合，時序 3 4個 4 同步，異步習題（1）需要四個移位脈沖（2）此移位寄存器為右移寄存器（3），完成該操作需要204=800us的時間。 (1) 存在負向尖峰脈沖。該電路實現1位十進制加法器，數碼管可以顯示相加結果。(2) (1)D0=D3=D5=D6=0；D1=D2=D4=D7=1。 Y0=B (2) Y1=0 該電路是函數發

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