集成電路設計的cad系統(已修改)

　

【正文】 第六章 集成電路設計的 CAD系統 ICCAD系統概述 ?ICCAD系統的發展 ? 第一代： 60年代末：版圖編輯和檢查 ? 第二代： 80年代初：原理圖輸入 、 邏輯模擬向下 ? 第三代：從 RTL級輸入向下 ， 包括行為仿真 、 行為綜合 、 邏輯綜合等 ?流行的 CAD系統： Cadence, Mentor Graphics, Viewlogic, Compass， Panda等 ? ICCAD系統的理想作用：實現完全的自動化設計 ， 設計出各種各樣的電路 ?ICCAD系統的實際作用 ? 設計信息輸入： ?語言輸入編輯工具 ?高層次描述的圖形輸入工具： VHDL功能圖輸入 、邏輯圖 /電路圖輸入編輯 、 版圖輸入編輯 ? 設計實現：綜合器 ? 設計驗證：驗證系統 /電路符合功能 /性能要求及設計規則要求 ? 模擬器進行模擬 （ 仿真 ） 分析 ? 設計規則的檢查 什么是模擬 ？ 對于設計輸入抽象出模型 ， 施加外部激勵 ， 觀察輸入 ， 進行判斷 ?整個設計過程就是把高層次的抽象描述逐級向下進行綜合、驗證、實現，直到物理級的低層次描述，即掩膜版圖。 ? 各設計階段相互聯系 ，例如，寄存器傳輸級描述是邏輯綜合的輸入，邏輯綜合的輸出又可以是邏輯模擬和自動版圖設計的輸入，版圖設計的結果則是版圖驗證的輸入。 ? ICCAD系統介入了包括系統功能設計、邏輯和電路設計以及版圖設計等在內的集成電路設計的各個環節 主要內容 ?系統描述及模擬 ? 綜合 ? 邏輯模擬 ? 電路模擬 ? 時序分析 ? 版圖設計的 CAD工具 ? 計算機輔助測試技術 ? 器件模擬和工藝模擬 系統描述與模擬： VHDL語言及模擬 ? VHDL語言出現背景 一種硬件描述語言 （ hardware description language） 廣義地說 ， 描述電子實體的語言：邏輯圖 ， 電路圖 大規模電路 的出現 : 邏輯圖 、 布爾方程不太適用 需要在更高層次上描述系統 出現多種 HDL語言 ， 為便于信息交換和維護 ， 出現工業標準 ?通常指高層設計階段描述硬件 ?HDL語言的特點 ? 抽象地進行行為描述 ? 結構化語言：可以描述電子實體的結構 ? 多層次混合描述 ? 既可被模擬，又可被綜合 ?能提供 VHDL模擬器的公司： Cadence、 Mentor Graphics、 Viewlogic、 Synopsys等大型 EDA公司和CLSI、 ModelTechnology、 Vantage等專門公司 ? Verilog VHDL語言 ? 基本概念：描述硬件電路，可以抽象地表示電路的行為和結構（完成什么功能，怎樣組成） ?作用： ? 對 IC設計，支持從系統級到門和器件級的電路描述，并具有在不同設計層次上的模擬驗證機制 ? 可作為綜合軟件的輸入語言，支持電路描述由高層向低層的轉換 ? 建模機制、模擬算法、模擬環境 建模機制 ?基本結構 ? 行為描述 ? 結構描述 VHDL語言的建模機制 —— 基本結構 一個硬件單元在 VHDL中看作一個設計實體 ? 實體外觀 ? 實體說明 ： 實體命名，實體與外部環境的接口描述， 未涉及其內部行為及結構 ? 實體功能 ? 在 結構體 中實現 結構體：實體的輸入 輸出關系，實體的結構和行為描述 對應一個實體說明可以有多個結構體 ， 不同的實現方案 EN T I TY c oun t I S 設計實體 c oun t G EN ER I C ( tpd : T ime := 10n s) 。 PORT( c loc k : I N B it。 q1 ,q0 : O U T B it)。EN D E N T I T Y c oun t；A RCH I TE CTU RE a r c h o f c oun t I S c oun t實體的結構體B EG I N c oun t_up : PROCESS(c loc k) 進程體 c oun t_upV A R I A B L E c oun t_va lue : N a tur a l : = 0。B EG I N I F c lo c k= 39。 1 39。 T H E NCount_ va lue := ( c oun t_va lue + 1) MOD4。q1 = bit39。Va l( c oun t_va lue /2) A F TE R tpd。q0 = bit39。Va l( c oun t_va lue MO D 2 ) A FTER tpd。 EN D I F 。EN D PROCESS c oun t_up 。EN D A RCH I TE CTU RE a r c h 。?功能描述： ? 行為描述 ? 數據流描述 ? 結構描述 ? 混合描述 Architecture behavioral of half _adder is 行為描述：描述外部行為 begin process SUM =A+B。 CO = A and B。 wait on A,B。 end process。 end behavioral。 Architecture behavioral of half _adder is 數據流描述，未涉及具體結構 begin SUM =A+B。 CO = A and B。 end behavioral。 Architecture behavioral of half _adder is ponent XOR 元件的外觀說明（表示符號，與實體不同） port( I1: in std_logic I2: in std_logic O1: out std_logic )。 end ponent。 ponent AND2 port( I1: in std_logic I2: in std_logic O1: out_ std_logic )。 end ponent。 begin U1: XOR port map(A,B,SUM)。 元件引用，生成例元 (標號：元件名 端口映射 ) U2: AND2 port map(A,B,CO)。 end behavioral。 VHDL語言的建模機制 —— 行為描述 ?電子實體中的 行為： 反映信號的變化、組合和傳播 行為的特點是信號的延遲和并行性 ? VHDL中描述行為的基本單位是 進程，由進程語句描述。 ARCH ITE CT UR E a rc h of c ou nt I S c ou nt 實體的結構體BE GI N count _u p : PRO CE SS( cl ock) 進程體 co un t_ upVA RI AB L E count _v al ue: Na tura l : =0。BE GI N IF c lock=39。139。 T HENCoun t_ value : =( count_v al ue+1) M OD 4。q1 = bit39。Va l( count_v al ue/2) A FT E R tpd。q0 = bit39。Va l( count_v al ue M OD 2) A F T E R tpd。 E ND I F。E ND P R OCE SS count_u p 。E ND ARCH I T E CT URE ar ch 。進程之間是 并行 的，進程內部是順序 執行的。進程語句本身由一系列的順序語句組成，順序語句發生在該進程被激活的同一時刻 ?信號：各進程之間的通信，數據通路。信號的狀態可能影響與信號相關的進程的狀態 ?信號賦值： ? 模擬周期：在時刻 t， 從 一些信號更新、若干進程被激活到進程被掛起 ? 信號在一個模擬周期完成求值，延遲 td后更新值， td是信號延遲，也稱 DELTA延遲，在同一模擬時 刻，發生 t, t+td ， t+2td， …. 多個模擬周期 ? 進程并行： 每個進程僅在滿足一定條件的某個時刻被激活，同一時刻可以有多個進程被激活 對于串行機，模擬時鐘在每個時刻停下，直到每個時刻被激活進程全被處理完 ?延遲描述：反映時序，建立精確的電路硬件模型 ? 什么是延遲？ ? 傳輸延遲 ? 慣性延遲： 輸入信號在指定延遲時間內保持不變，元件的輸出端才有響應。 進程為行為的基本單元 信號作為系統進程之間的數據通路 各進程并行執行 VHDL語言的建模機制 —— 結構描述 ?結構描述：若干部件用信號線互連形成一個實體 ?部件：對某元件的調用（例元） 一個結構體由若干例元互連而成 ? 元件：某個實體的某種結構，只有外觀說明（元件說明語句） 一個元件說明，代表一種類型的元件，是一個符號 ? 元件調用：元件例化語句 例元標號 : 元件名 外觀映射表 ?結構描述中的信號：連接例元，值傳遞 例元的輸出值變化會影響以此信號為輸入的其他例元 元件例化語句可以并行 Architecture behavioral of half _adder is ponent XOR 元件的外觀說明（表示符號，與實體不同） port( I1: in std_logic I2: in std_logic O1: out std_logic )。 end ponent。 ponent AND2 port( I1: in std_logic I2: in std_logic O1: out_ std_logic )。 end ponent。 begin U1: XOR port map(A,B,SUM)。 元件引用，生成例元 (標號：元件名 端口映射 ) U2: AND2 port map(A,B,CO)。 end behavioral。