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非同步電路設(shè)計(jì)-wenkub

2022-09-13 14:56:54 本頁(yè)面

　

【正文】 18. (12%)In the timing diagram, a and b are inputs and c and d are outputs. According to the diagram, draw its STG and SG, and then design c and d.(623) (1) STG (2)SG a b c d abcdd+ a a+ b+ c c+ b b+ c+ d RR00 b+ 01R0 c+ 0F10 a+ b+ 1R00 110R c 00F0 b d+ 11R1 a F110 111F d c+ (3) The Karnaugh map of c (4) The Karnaugh map of d 00 01 00 01 11 10 cd\ab 0 R 0 0 x x R x x x 1 x F 1 1 x 11 10 00 01 11 10 cd\ab 00 01 0 0 R 0 x x 1 x x x F x 0 0 0 x 11 10 C c=d+a’ b+bc abcd or set(c)=d+a’b reset(c)=b’ Ccabd d=abc’ a b c d or set(d)=abc’ reset(d)=c a b c d 19. (3%)What is the static type checking in asynchronous circuit? (pp 118) 由於在不同 data validity的元件連結(jié)時(shí)，可能取擷取到 invalid 的 data 而發(fā)生錯(cuò)誤，所以在建構(gòu)完電路後必須檢查連接處的 data validity的正確性， data validity有其強(qiáng)弱性，強(qiáng)的可以包容弱的，但強(qiáng)的不可傳給弱的。 S LO Wabcacabbcabcacabbc (s low ) 14. (6%)Draw Karnaugh maps to explain static1 hazard and dynamic10 hazard. (pp95) (1) static1 hazard 如果 state 依照 12,13,15,14 的順序來走，則 state 14 的 output 邏輯值應(yīng)該維持在 1，但實(shí)際上由於 15 的 1 是由 d 的值通過 OR gate 得來，而 14 的 1 是由 bamp。 (3) SG： SG 是將各狀態(tài)進(jìn)行編碼，形成 SG 內(nèi)部的 node，另外以 directed arcs 相連接，這些 arc 代表訊號(hào)的變化，因此 SG 遠(yuǎn)比 STG 複雜，但在可以用在電路合成 (synthesis)。 (b) Input/output mode：只要 input 與 output 的值是 stable 狀態(tài)， environment 就可以更改一個(gè)以上的 input 值，而不必在意內(nèi)部是否處?kù)?stable 狀態(tài)。 COMPONENT 4phase bundled data y z x y z x yreq xreq yack zack xack yre

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