畢業論文基于fpga的學校打鈴器設計-wenkub

　

【正文】 現人為的一次按鍵但微處理器以為多次按鍵的現象。如圖225所示分別為分頻模塊仿真圖及其RTL圖。分頻模塊由25k分頻、200分頻、5分頻、50k分頻、250分頻組成。石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，而且振蕩信號的頻率與振蕩電路中的R、C元件的數值無關[7]。在控制信號中除了一般的校時信號外，還有時鐘清零信號。振蕩器產生穩定的高頻脈沖信號，作為數字鐘的時間基準，然后經過分頻器輸出標準秒脈沖。綜合分析和比較方案一和二，方案二中利用EDA技術設計學校打鈴器相對設計方式靈活，系統連線簡單并易于校驗，修改及完善也相對便捷，可以避免方案一中所用的芯片比較多，連線過于麻煩的問題。基于此設計方案的數字鐘部分結構組成如圖21所示。比如，打鈴器結構組成中最基本的是數字鐘。VHDL描述數字電路系統設計的行為、功能、輸入和輸出。主要用于描述離散電子系統的結構和行為。在設計過程中，如果出現錯誤，則需重新回到設計輸入階段，改正錯誤或調整電路后重新測試。設計輸入包括原理圖輸入、HDL 文本輸入、EDIF 網表輸入、波形輸入等幾種方式。用FPGA器件實現數字系統時用的芯片數量少，從而減少芯片的使用數目，減少印刷線路板面積和印刷線路板數目，最終導致系統規模的全面縮減[3]。經過20年的發展，可編程邏輯器件已經取得了長足的進步，資源更加豐富，使用越來越方便。隨后，出現了一類結構稍微復雜的可編程芯片，即可編程邏輯陣列（Programmable Logic Array，PLA）。因此說，了解了可編程邏輯器件的發展歷程，也就了解了FPGA的發展歷程。同時，作為電子信息工程專業的學生，EDA技術應用于畢業設計中，可快速、經濟地設計各種高性能的電子系統，并且很容易實現、修改及完善。EDA技術的發展經歷了一個由淺到深的過程，先后經歷了CAD、CAE和現代意義上的EDA三個階段。如今電子產品正向功能多元化，體積最小化，功耗最低化的方向發展。另外，打鈴器也擁有悠久的歷史，從最早的人工打鈴，到如今的電動打鈴、智能打鈴，經歷了一系列的變革，人工打鈴不僅費時費力，而且準確性也不能保證，還可能會造成人為的誤時誤報。諸如定時自動報警、定時啟閉電路、定時開關烘箱、通斷動力設備，甚至各種定時電氣的自動啟用等，所有這些，都是以時鐘數字化為基礎的。數字化的時鐘給人們帶來了極大的方便。 Field Programmable Gate Array。本文在介紹FPGA器件的基礎上，著重闡述了如何使用FPGA器件進行系統的開發，以及如何實現學校打鈴系統。基于FPGA的學校打鈴器的設計本論文版權歸作者所有，僅供學習參考，盜者必究！作 者 姓 名 cici 專 業 電子信息工程 指導教師姓名 jiji 專業技術職務 教授 目 錄摘 要 1第一章 緒論 3 選題目的 3 課題研究內容 4 FPGA的發展歷程 4 FPGA的優點 4 器件及工具介紹 5 QuartusⅡ設計步驟 5 VHDL特點 5第二章 系統方案設計 5 設計方案分析與選擇 5 學校打鈴器總體構成 6 分頻模塊設計 7 消抖模塊設計 8 時鐘模塊設計 10 秒計數模塊 10 分計數模塊 11 時計數模塊 12 調時模塊 12 鬧鐘模塊設計 13 定時模塊 14 比較模塊 15 打鈴模塊設計 16 報警模塊設計 19 報警時長設定模塊 19 蜂鳴器發聲模塊 20 顯示模塊設計 21 時間切換模塊 21 動態掃描模塊 23 按鍵電路設計 25 電源電路設計 26第三章 實驗結果分析 27 測試過程 27 結果分析 29參考文獻 31附 錄 32致 謝 41 摘 要打鈴器為學校上下課時間的準確控制提供了很大的便利，并且在工廠、辦公室等場合也起到了提醒人們時間的作用，因此打鈴器的設計有一定的實用意義。通過仿真驗證及實際測試，打鈴器具有正常計時、定時報警、報警時長設定等功能，可為日常作息提供準確、便捷的提醒。 hardware description language第一章 緒論當今社會，電子技術的應用無處不在，電子技術正在不斷地改變我們的生活，改變著我們的世界。近些年，隨著科技的發展和社會的進步，人們對時鐘的要求也越來越高，傳統的時鐘已不能滿足人們的需求。因此，研究時鐘及擴展應用，有著非常現實的意義。當代社會飛速發展的主要標志之一就是信息產品的廣泛使用，而且產品的性能越來越強，復雜程度越來越高，更新步伐越來越快。它與傳統的電子產品在設計上的顯著區別是大量使用大規模可編程邏輯器件，使產品的性能提高，體積縮小，功耗降低，同時廣泛運用現代計算機技術，提高產品的自動化程度和競爭力，縮短研發周期[1]。在可編程邏輯器件（PLD）內部，數字電路可用硬件描述語言可以進行方便的描述，經過生成元件后可作為一個標準元件進行調用。隨著社會的發展，科技水平的日益提高，很多高新技術都應用于電子設計產品的設計中，比如，本設計中的學校打鈴器就應用了FPGA技術，不僅能夠非常準確的設定響鈴時間，而且能直觀地顯示時、分、秒等信息，為人們的使用帶來了很大的方便。PLD是20世紀70年代發展起來的一種新型器。PLA在結構上由一個可編程的與陣列和可編程的或陣列構成，陣列規模小，編程過程復雜繁瑣。將來的可編程邏輯器件，密度會更高，速度會更快，功耗會更低，同時還會增加更多的功能，向著繼承了可編程邏輯、CPU、存儲器等組件的可編程單片系統（System On Programmable Chip，SOPC）方向發展。 QuartusⅡ設計步驟Quartus II 是Altera公司的綜合性PLD開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式。編譯時要根據設計要求設定編譯方式和編譯策略，然后根據設定的參數和策略對設計項目進行網表提取、邏輯綜合、器件適配，供分析、仿真和編程使用。 VHDL特點硬件描述語言HDL（HardwareDescriptionLanguage）誕生于1962年。HDL和原理圖是兩種最常用的數字硬件電路描述方法，HDL 設計法具有更好的可移植性、通用性和模塊劃分與重用性的特點，在目前的工程設計開發流程是基于 HDL 的[6]。它在語法上與現代編程語言相似，比如C語言。數字鐘實際上是一個對標準頻率（1HZ）進行計數的計數電路。圖21 數字鐘部分結構組成方案二：采用基于FPGA的EDA技術來設計。因此，本設計總體設計方案采用基于EDA技術的方法。秒計數器滿60后向分計數器進位，分計數器滿60后向小時計數器進位，小時計數器按照“24翻1”規律計數。時基電路可以由石英晶體振蕩電路構成，晶振頻率為25MHz，經過分頻可得到秒脈沖信號。因此，這種振蕩電路輸出的是準確度極高的信號。其中25k分頻的輸出作為按鍵消抖模塊的輸入時鐘信號，其頻率為1kHz；200分頻的輸出作為計時模塊調分模塊的時鐘輸入，其頻率為5Hz，；5分頻的輸出作為計時模塊中秒計時的輸入，為1Hz頻率的1s時鐘信號；50k分頻的輸出作為動態掃描模塊的輸入時鐘，其頻率為500Hz；250分頻的輸出作為計時模塊調時模塊的輸入時鐘，其頻率為2Hz。圖24 分頻模塊仿真圖圖25 分頻模塊RTL圖按鍵開關電子設備實現人機對話的重要的器件之一[8]。機械式按鍵的抖動次數、抖動時間、抖動波形都是隨機的，不同類型的按鍵其最長抖動時間也有差別，抖動時間的長短和按鍵的機械特征有關，一般為5~10ms，但是，有些按鍵的抖動時間可達到20ms，甚至更長。該模塊有一個時鐘輸入端口，輸入時鐘信號是分頻出來的1kHZ的時鐘；有一個輸入端口與按鍵端相連；一個輸出端口，用于輸出有按鍵按下的信號。由于時鐘脈沖為1kHZ，故從有按鍵按下到輸入信號產生大概需要1ms。如圖29所示為秒計數模塊符號圖。圖210 秒計數模塊RTL圖圖211 秒計數模塊波形仿真圖如圖21213所示為分計數模塊符號圖及RTL圖。圖214 分計數模塊波形仿真圖圖215 時計數模塊符號圖如圖215所示為時計數模塊符號圖。圖217 調時模塊符號圖如圖217所示為調時模塊符號圖。當key為低電平時，調時模塊輸出b的脈沖；當key為高電平時，輸出a的脈沖。定時控制模塊有復位鍵、調時調分切換鍵、累加鍵，來設定鬧鐘時間。當復位鍵為高電平、k1為低電平時，每按下一次up_key鬧鐘分低位就計一個數，計到9時向高位進一，當計到59時重新從0開始計數；當復位鍵為高電平、k1為高電平時，開始對時計數，up_key每來一個脈沖時低位就計一個數，計到9時變為0，高位進位，計到23時重新計數，由波形仿真克制此模塊滿足設計要求。Clk0為比較模塊的時鐘，接200分頻器輸出的1Hz時鐘信號；QH_B[3..0]為時鐘的時高位，QH_A[3..0]為時鐘的時低位，QMB[3..0]為時鐘的分高位，QM_A[3..0]為時鐘的分低位；HARM_B[3..0]為鬧鐘時間的時高位，HARM_A[3..0]為鬧鐘時間的時低位，MARM_B[3..0]為鬧鐘時間的分高位，MARM_A[3..0]為鬧鐘時間的分低位；SPEAK為比較模塊的輸出，接報警時長設定模塊的輸入。學校作息時間分為春季和夏季之分，上課下課時間共包括46個時間點，將此寫入程序中，當時鐘時間與這些時間相同時，輸出高電平，與時鐘信號相與，作為報警模塊的輸入。K3為切換春夏作息時間的按鍵，當K3為高電平時選擇春季作息時間，方為低電平時選擇夏季作息時間；Q_HB[3..0]接時鐘時間的時高位，Q_HA[3..0]接時鐘時間的時低位，Q_MB[3..0]接時鐘時間的分高位，Q_MA[3..0]接時鐘時間的時低位；Q_Y為打鈴模塊的輸出，接報警模塊的輸入。報警模塊主要包括報警時長設定模塊和蜂鳴器發生模塊，實現學校作息時間報時和鬧鐘報警的功能。復位按鍵reset設為高電平，給up_key一定脈沖時鐘，沒到達一次脈沖上升沿，speaktime就加一，當計到15時重新從0開始，實現了報警時長在1至15秒內自由設定的要求。QY接比較模塊的輸出，相當于蜂鳴器發生模塊的使能信號；CLK接1Hz的時鐘模塊，報警可實現每一秒響一下；speaktime[3..0]接報警時長設定模塊的輸出，為報警持續的時間長度，范圍在一秒至十五秒以內；q_20s為蜂鳴器發聲模塊的輸出，接蜂鳴器的負極。圖235 蜂鳴器發聲模塊波形仿真圖對于本學校打鈴器的設計，必不可少的就是顯示模塊的設計，因為根據設計要求，時鐘的計時顯示、鬧鐘的時間設定、蜂鳴器報警時長的設定，都需要數碼管來顯示，實際應用的時候，數碼管的顯示是最直觀的表現。K2為切換按鍵輸入，用于切換時間輸出；QSAI[3..0]為時鐘時間秒低位，QSBI[3..0]為時鐘時間秒高位，QMAI[3..0]為時鐘時間分低位，QMBI[3..0]為時鐘時間分高位，QHAI[3..0]為時鐘時間時低位，QHBI[3..0]為時鐘時間時高位；QH_ARM_A[3..0]為定時時間時低位，QH_ARM_B[3..0]為定時時間時高位，QM_ARM_A[3..0]為定時時間分低位，QM_ARM_B[3..0]為定時時間分高位；Q_HAO[3..0]為時間切換模塊的時低位，Q_HBO[3..0]為時間切換模塊的時高位，Q_MAO[3..0]為時間切換模塊的分低位，Q_MBO[3..0]為時間切換模塊的分高位，Q_SAO[3..0]為時間切換模塊的秒低位，Q_SBO[3..0]為時間切換模塊的秒高位。所謂動態顯示就是一位一位地輪流點亮各位顯示器（掃描），對于顯示器的每一位而言，每隔一段時間點亮一次。調整電流和時間參烽，可實現亮度較高較穩定的顯示[11]。發光二極管的陽極連在一起的稱為共陽極數碼管，陰極連在一起的稱為共陰極數碼管，本設計使用共陰數碼管，如圖239所示為七段共陰數碼管結構圖。這樣做可以使每一個顯示塊顯示與自己相對應的數據。該模塊的輸入端口clk是頻率為5kHZ的掃描時鐘，需要掃描8個數碼管。給定一定時鐘脈沖，設定時鐘時間為21點01分25秒，隨著脈沖上升沿的到來，數碼管的片選信號逐一變為低電平，分別輸出時鐘時間或定時時間，以及報警時長，有波形仿真圖可知此模塊滿足設計要求。其中2個撥碼開關分別用于調節報警時長以及鬧鐘定時時間的調節；另外6個機械式開關分別用于復位，數碼管顯示切換，鬧鐘定時時、分切換，作息時間切換，時鐘時間時、分調節。圖244 直流穩壓電源電路圖如圖244所示為直流穩壓電源電路圖。D1，D2用于保護LM317，～37V。圖31 實際測試圖一如圖32所示為實際測試圖二。時鐘時間計到設定的學校作息時間時，蜂鳴器報警，持續時間為當前設定的報警時長。再加上器件對信號的延時等問題，實際下載到實驗箱上后會出現一系列的問題，因此仿真圖和電路連接圖還是有一定區別的。當秒時鐘計數到59時變0時，分計數模塊滯后計數，考慮的器件的延時，將程序中秒的進位信號提前1秒。本設計是采用硬件描述語言和FPGA芯片相結合進行的學校打鈴器的研究，從中可以看出EDA技術的發展在一定程度上實現了硬件設計的軟件化，設計的過程相對簡單，容易修改。use 。Architecture art of fenpin25k issignal cqi : integer range 1