電子科技大學(xué)實(shí)驗(yàn)報(bào)告格式-wenkub

　

【正文】 ：電子科技大學(xué)實(shí)驗(yàn)報(bào)告格式九、實(shí)驗(yàn)結(jié)論：十、總結(jié)及心得體會(huì)：十一、對(duì)本實(shí)驗(yàn)過程及方法、手段的改進(jìn)建議：報(bào)告評(píng)分：指導(dǎo)教師簽字：電子科技大學(xué)學(xué)生姓名：學(xué)號(hào)：指導(dǎo)教師：日期：實(shí) 驗(yàn) 報(bào) 告年月日一、實(shí)驗(yàn)室名稱：二、實(shí)驗(yàn)項(xiàng)目名稱：三、實(shí)驗(yàn)原理：四、實(shí)驗(yàn)?zāi)康模何?、?shí)驗(yàn)內(nèi)容：六、實(shí)驗(yàn)器材（設(shè)備、元器件）：七、實(shí)驗(yàn)步驟：八、實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析：第三篇：電子科技大學(xué)數(shù)學(xué)實(shí)驗(yàn)報(bào)告一、選擇題：（每題3分，共30分）若分式 有意義，則x的取值范圍是（A．B．C．D．x≠－1）一射擊運(yùn)動(dòng)員在一次射擊練習(xí)中打出的成績?nèi)缦卤硭荆哼@次成績的眾數(shù)是（）A。7若一組數(shù)據(jù)1，2，3，x的極差為6，則x的值是（）A．7B．8 C．9 D．7或－3矩形的面積為120cm2，周長為46cm，則它的對(duì)角線長為（）A．15cmB．16cmC．17cmD．18cm如圖，△ABC中，AB＝AC＝10，BD是AC邊上的高線，DC＝2，則BD等于（(A)4(B)6(C)8(D)第5題第7題第14題第17題)．等腰梯形ABCD中，E、F、G、H分別是各邊的中點(diǎn)，則四邊形EFGH的形狀是（）A．平行四邊形 B．矩形 C．菱形 D．正方形函數(shù)y1＝x(x≥0)，(x＞0)的圖象如圖所示，則結(jié)論：①兩函數(shù)圖象的交點(diǎn)A的坐標(biāo)為(2，2)； ②當(dāng)x＞2時(shí)，y2＞y1；③當(dāng)x＝1時(shí)，BC＝3； ④當(dāng)x逐漸增大時(shí)，y1隨著x的增大而增大，y2隨著x的增大而減?。渲姓_結(jié)論的序號(hào)是()A。①③④如圖，將邊長為8㎝的正方形ABCD折疊，使點(diǎn)D落在BC邊的中點(diǎn)E處，點(diǎn)A落在F處，折痕為MN，則線段CN的長是（）A．3cmB．4cmC．5cmD．6cm，則 的值為（C．14）已知A．12B．13D．15三角形三邊之比分別為①1：2：3，②3：4：5；③：2：，④4：5：6，其中可以構(gòu)成直角三角形的有（）A．1個(gè)B．2個(gè)C．3個(gè)D．4個(gè)二、填空題：（每題3分，共24分）1數(shù)據(jù)2，x，9，2，8，5的平均數(shù)為5，它的極差為1用科學(xué)計(jì)數(shù)法表示：－=。該設(shè)計(jì)的秒表能準(zhǔn)確地完成啟動(dòng),停止,分段,復(fù)位功能。本文介紹了基于FPGA的數(shù)字式秒表的設(shè)計(jì)方法，設(shè)計(jì)采用硬件描述語言VHDL，在軟件開發(fā)平臺(tái)ISE上完成，可以在較高速時(shí)鐘頻率（48MHz）下正常工作。1987 年底，VHDL被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。FPGA設(shè)計(jì)流程：對(duì)于目標(biāo)文件為FPGA的HDL設(shè)計(jì)，其一般流程如下：文本編輯用任何文本編輯器都可以進(jìn)行，通常 VHDL文件保存為vhd文件，Verilog 文件保存為 v文件。但是此時(shí)還沒有在芯片中形成真正的電路。在這一步，將用到第 3 步生成的網(wǎng)表，并根據(jù) CPLD ／FPGA 廠商的器件容量，結(jié)構(gòu)等進(jìn)行布局、布線。最后，生成一個(gè)供編程的文件。這一步主要是為了確定你的設(shè)計(jì)在經(jīng)過布局布線之后，是不是還滿足你的設(shè)計(jì)要求。有兩個(gè)按鈕開關(guān)Start/Stop和Split/Reset，控制秒表的啟動(dòng)、停止、分段和復(fù)位：1，在秒表已經(jīng)被復(fù)位的情況下，按下“Start/Stop”鍵，秒表開始計(jì)時(shí)。6，在秒表暫停計(jì)時(shí)的情況下，按下“Split/Reset”鍵，秒表復(fù)位歸零。 數(shù)據(jù)鎖存器：鎖存數(shù)據(jù)使顯示保持暫停。三、設(shè)計(jì)思路：從FPGA開發(fā)板的電路可以看出，其不具備對(duì)按鍵輸入的消抖功能，故須編寫消抖功能的模塊代碼。為了實(shí)現(xiàn)秒表暫停和復(fù)位的功能，需要鎖存器模塊將時(shí)鐘數(shù)據(jù)鎖存起來，并且結(jié)合控制電路滿足秒表的功能。按照數(shù)字式秒表工作原理的描述，需要下面這些主要的子系統(tǒng)： 1，控制電路；2，由石英振蕩器和數(shù)字分頻器構(gòu)成的時(shí)基信號(hào)發(fā)生器； 3，按鍵開關(guān)（按鍵消抖）； 4，計(jì)數(shù)器； 5，數(shù)據(jù)鎖存器； 6，掃描顯示的控制子系統(tǒng)(包括顯示譯碼和掃描控制)； 7，六個(gè)數(shù)碼管（LED顯示電路）。如下代碼為將晶振振蕩器48MHz頻率分頻成1KHz信號(hào)：、計(jì)數(shù)器對(duì)時(shí)間基準(zhǔn)脈沖進(jìn)行計(jì)數(shù)，完成計(jì)時(shí)功能。而為了實(shí)現(xiàn)計(jì)數(shù)的目的，故必須將各個(gè)計(jì)數(shù)器級(jí)聯(lián)來實(shí)現(xiàn)從00’00”0059’59”99的計(jì)數(shù)，使得級(jí)聯(lián)的各技術(shù)模塊有共同的清零端與使能端，因此該單個(gè)模塊需要有輸出進(jìn)位以及該時(shí)刻的計(jì)數(shù)值并且前一級(jí)的進(jìn)位端連在下一級(jí)的使能端上。從如下狀態(tài)圖可知，在設(shè)計(jì)控制模塊時(shí)，為實(shí)現(xiàn)開發(fā)板上控制秒表的運(yùn)行暫停和清零功能，必須設(shè)置兩個(gè)控制輸入端，以及需要時(shí)鐘信號(hào)輸入端。為達(dá)到鎖存數(shù)據(jù)目的，則必須要有對(duì)應(yīng)的8個(gè)數(shù)碼顯示數(shù)據(jù)輸入，當(dāng)其中兩個(gè)數(shù)碼數(shù)據(jù)為不變的，故只需輸入6組由4位二進(jìn)制碼構(gòu)成的數(shù)據(jù)、1KHz時(shí)鐘信號(hào)以及控制模塊作用的使能端。故除1KHz時(shí)鐘信號(hào)輸入外，還需要一個(gè)按鍵控制信號(hào)輸入端以及一個(gè)按鍵消抖后輸出信號(hào)。譯碼模塊除了要求對(duì)每一個(gè)可能的值（09）進(jìn)行譯碼外，還有設(shè)計(jì)要求8個(gè)數(shù)碼管顯示共用一個(gè)段位，故還需設(shè)計(jì)一個(gè)38譯碼模塊對(duì)8個(gè)數(shù)碼顯示管進(jìn)行選擇，使其輪流顯示，在1KHz的掃描下，使人看上去是8個(gè)數(shù)碼管同時(shí)顯示的。將之前所建立的各個(gè)模塊級(jí)聯(lián)起來，從按鍵輸入信號(hào)到按鍵消抖模塊再進(jìn)而連接到控制器，通過控制模塊對(duì)總計(jì)數(shù)器模塊、鎖存器模塊、譯碼器模塊、分頻器模塊相互連接起來，并設(shè)置晶振輸入信號(hào)以及兩個(gè)按鍵控制信號(hào)輸入，再由譯碼器模塊知，秒表設(shè)計(jì)的最終輸出由一個(gè)38對(duì)應(yīng)的8位位選信號(hào)和一組7位的段選信號(hào)組成。 1000Hz100Hz七、分配引腳和下載實(shí)現(xiàn)：全部仿真通過后，就運(yùn)行ISE 的設(shè)計(jì)實(shí)現(xiàn)，然后再打開XILINX PACE，在里面分配引腳，即實(shí)現(xiàn)設(shè)計(jì)的輸入輸出端口與實(shí)際芯片的輸入輸出端口的對(duì)應(yīng)連接。同時(shí)還要考慮內(nèi)部的可配制邏輯塊CLB 的數(shù)量是否夠滿足程序的綜合要求。、仿真和下載實(shí)現(xiàn)是兩個(gè)不同的檢驗(yàn)，仿真從軟件內(nèi)部來檢驗(yàn)程序的合理性和正確性，準(zhǔn)確性較高。附：參考文獻(xiàn)：《數(shù)字設(shè)計(jì)原理與實(shí)踐》作者：（美）John 《FPGA應(yīng)用開發(fā)入門與典型實(shí)例》華清遠(yuǎn)見嵌入式培訓(xùn)中心編附件：（源程序）：library IEEE。clk : in STD_LOGIC。architecture Behavioral of top isCOMPONENT fenpingqi_48m_1k PORT（clk : IN std_logic。eng : IN std_logic。daout2 : OUT std_logic_vector(3 downto 0)。daout6 : OUT std_logic_vector(2 downto 0))。key_out : OUT std_logic)。p : IN std_logic。END COMPONENT。t_11 : IN std_logic_vector(2 downto 0)。t0 : OUT std_logic_vector(3 downto 0)。t2 : OUT std_logic_vector(3 downto 0)。t0 : IN std_logic_vector(3 downto 0)。t2 : IN std_logic_vector(3 downto 0)。END COMPONENT。signal co_out1,co_out2,co_out3,co_out4,co_out5:std_logic。beginInst_fenpingqi_48000: fenpingqi_48m_1k PORT MAP（clk =clk，q = clk_1k)。Inst_control: control PORT MAP(clk =clk_1k , q =S_S_out , p =S_R_o